数字设计原理与实践答案整理

1.3

ASIC Application-Specific Integrated Circuit CAD Computer-Aided Design CD Compact Disc CO Central Office

CPLD Complex Programmable Logic Device DIP Dual In-line Pin

DVD Digital Versatile Disc

FPGA Field-Programmable Gate Array HDL Hardware Description Language IC Integrated Circuit IP Internet Protocol

LSI Large-Scale Integration MCM Multichip Module

MSI Medium-Scale Integration NRE Nonrecurring Engineering PBX Private Branch Exchange PCB Printed-Circuit Board

PLD Programmable Logic Device PWB Printed-Wiring Board

SMT Surface-Mount Technology SSI Small-Scale Integration

VHDL VHSIC Hardware Description Language VLSI Very Large-Scale Integration

1.4

ABEL Advanced Boolean Equation Language

CMOS Complementary Metal-Oxide Semiconductor JPEG Joint Photographic Experts Group MPEG Moving Picture Experts Group

OK 据说是Oll Korrect（All Correct）的缩写。但没有公认答案。 PERL Practical Extraction and Report Language  1.5

ex.,  显示器， 投影仪， 各种智能家电

2.11

原码 反码 补码

(a) +25   00011001  00011001   00011001 (b) +120  01111000  01111000   01111000 (c) +82   01010010  01010010   01010010 (d)–42  10101010  11010101    11010110 (e)–6   10000110  11111001    11111010 (f)–111  11101111  10010000    10010001  2.17

原题“具有相同的负值”意思不明，指原码和补码相等的话，11000000即可。  2.22

假设|x|大于等于|y|，

case1：x 正，y 正，补码表示不带来改变，等式显然成立；

case2：x 正，y 负，左边答案等于|x|‐|y|，右边[y]等于|x|+2n ‐|y|=2n +|x|‐|y|，模掉2n ，右边也等于|x|‐|y|；

case3：x 负，y 正，左边答案等于2n ‐||x|‐|y||=2n ‐|x|+|y|，右边也等于2n ‐|x|+|y|； case4：x 负，y 负，左边等于2n ‐(|x|+|y|)， 右边等于2n ‐|x|+2n ‐|y|，模2n 相等。  2.32

原题给出的例子中，没有借位情况！

每四位代表的一位如果被减数小于减数，就借位；

借位后直接运算，最后再在借位的地方减六(0110)修正。

8 1000  4 0100  5 0101  2 0010 ‐ 3 0011 ‐ 8 1000 ‐ 9 1001 ‐ 7 0111   0101  ‐ 0100  ‐ 0100  ‐ 0101  2.38

格雷码最大的特点在于连续数值只有一位突变，飞机高度是连续数值，且同机场控制塔的收发可能出现错位，采用格雷码，容易排除错位干扰。

3.7

4个。p、n沟道晶体管各两个。

3.20

纯CMOS应用，输出电流20uA： 4.4-3.15 =1.25 1.35-0.1=1.25

大电流测试，输出电流4mA： 3.84-3.15=0.69 1.35-0.33=1.02

这是在两种不同的电气条件下。

3.21

高态DC噪声容限：4.75-3.5=1.25 低态DC噪声容限：1.5-0.25=1.25

3.22

3.32

根据系数，上升时间分量受影响大。

Propagation delay and transition time. If the sizes of the internal transistors are properly balanced, propagation delay tends to be about the same regardless of the transition direction. The same is true for transition time. Note that p -channel transistors have to be about twice the size of corresponding n -channel transistors to achieve the same low resistance. If the p

-channel

transistors are “undersized,” then LOW -to-HIGH transitions will tend to longer than HIGH -to-LOW ones, because the load capacitance must charge through a higher resistance.

3.40

5.0 –2.0–0.37=2.63V

r = 2.63 /0.005 = 526　

3.51

cmos与或非门更快一些，与门相当于与非加一个反相器，而与或非是一级延迟。

3.77

纯cmos应用 2.5Vcmos ：

高态DC噪声容限：0.3 低态DC噪声容限：0.3 1.8Vcoms：

高态DC噪声容限：0.18 低态DC噪声容限：0.18

4.6 a.

b.

c ．

4.8

化简观察；穷举；Excel （可用来验证复杂多参量表达式的化简）、matlab  a ． F=X’·Y’·Z’+X·Y ·Z+X·Y’·Z= X’·Y’·Z’+X·Y

X  Y Z F  0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1

g ．F=(A+A’)·B+B·A ·C’+C·(A+B’)·(A’+B)=B+C·(A·B+ A’·B’) =B+C ·A’·B’ （注意，A ·B 不等于A’·B’，负号不可相抵）

X  Y Z F  0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

4.19

a ．F=W·X+W’·Y’

把XY 写在一起画卡诺图，结果会一样。

从表达式到卡诺图的能力：一个项对应一个方块去还原，记清2i ，n ‐i 与项中变量数的关系。

d ．F=W’·X’+Y’·Z+W’·X ·Y ·Z+W·X ·Y ·Z’

4.24

4.31 assume

4.36

4.41

A’=A XNOR  0

A XOR XNOR B  = A’·B  + A ·B’ A  XNOR B  = A’·B’+A·B

可以构造反相器，无法构造A ·B 和A+B。  4.59 c.

f.

4.60 QM

1 5 9 13 21 23 29 31 000001 000101 001001 001101 010101 010111 011101 011111 12233445

37 45 53 61

100101 101101 110101 111101 P1 × ×

P2 × × × ×

3445

P3

P4 × × × × × × × ×

1 5 9 13 21 23 29 31 37 45 53 61

× × × ×

F=PI1+PI3+PI4

= 00-001+ 01-1-1+ -- -101

=U’V ’X ’Y ’Z+U’VXZ+XY’Z （单变量这里没有写·号） 或

F=PI2+PI3+PI4

= 00--01+ 01-1-1+ -- -101 =U’V ’Y ’Z+U’VXZ+XY’Z

6.9   p255

6.20

c ． 因为 0、2、10、12的D 位都是0，所以可以放在使能：

d.

e.

6.22 p255、p309

38+30+15 = 83 ns

注意，经过138的输出未到151的数据而是使能，所以中间一项是30而不是表中更大的延迟32.

6.27  p328

AEQBOUT=（A=B）·AEQBIN   6.29

本题指第338页图6‐84的4位串行加法器。

套全加器的进位等式：

6.31  but 门

6.38

题目中最低价格，类似第7章最小成本方法，把无关项视为安全，圈尽量大的圈。  6.50

题目E 和F 是指十六进制的E 和F ，这个题目说明是明显的。

6.51

输入低电平有效，输出高电平有效。  6.52

6.70

双2‐4译码器，两部分使能条件不一样，且输出有效电平是一高一低。 如果有特有用途，可能成功啊。 会炸吗？。。。  6.71

参考理解：

怎么rotate 呢？以单个157为例，交叉复制，即1D1和2D0赋值同一个，依次类推。 另：减法器方案。。。  6.80

00和08正好相反。

读入时过U1进280导致校验结果相反，280的结果进入存储芯片pin，读出时，pout出来（它此时是错误值）再次经过U1，再次相反，两次抵消，恰好依然起到存入/读出过程的效验作用，只是error

有效电平变了。

6.97

151的八位前接一个138，151的选择和138的三输入分别接两个要比较的值。 （聪明的方法） 或 用一个682  6.98

The worst-case delay is the sum of three numbers:

(a) In U1–U4, the worst-case delay from any Ai , Bi to /G or /P (33 ns). (b) In U5, the worst-case delay from any /GI or /PI to any CI (7 ns). (c) In U1–U4, the worst-case delay from CIN to any function output (27 ns). Thus, the total worst-case delay is 67 ns.

6.100

7.4

7.5

以上两题注意延迟。或非门要两个输入都具备时才稳定输出。  7.6

7.7

7.10

不可以。主从JK 触发器在高电平采集有效信号1的能力，不能由一个边沿D 触发器再加纯粹的组合逻辑做到。

（关于时钟加反相器。。。） 7.12

激励方程：

激励/转移表：

（EN 即X ）

状态/输出表：

（EN 即X ）

7.17 略  7.18

激励方程：

激励/转移表和状态/输出表：

7.23  7.42

题目有误，对题7.12加反，前后抵消，如下：

7.43

7.44

注意本题中1）和2）不是或的条件，是指“00”“11”这两个连续出现，两种顺序都行，状态机如下：

7.46 略。

7.47 略。

7.50

转移表：

卡诺图：

激励方程：

共比最小成本方程多了四个门。

7.51

对p401的转移表去掉初始（复位）态。和46、47、50过程一样。

比较差异：略。

7.52

重排赋值组合，其余过程以前题类同。

比较差异：略。

7.54

重排赋值组合，其余过程以前题类同。

略。

7.62

7.66

SD 的编码是SB 和SC 的按位或。也就是在加项综合方式下，SD 对SB 和SC 是状态包含。

7.71

7.73

即反码在零的表示上不唯一，结果是1111还是0000取决于上次计算的残留进位。

7.74

类似p346

7.82 & 7.83

7.82可以直接在使能的D 锁存上改，C1、C2用与，三个数据端用或。

7.83要求最少，可以用正规的状态机设计方法，详略。

7.87

When X =1, the circuit was supposed to “count” through its eight states in Gray-code order. When X =0, it remains in the current state. If this were the case, I suppose it could be used as a 3-bit  random number generator. However, I messed up on the logic diagram, and the circuit actually does something quite different and completely useless, compared to what I intended when I wrote the problem. Someday I may fix this problem, but since very few readers study feedback sequential circuits, I feel no urgency to do so. Metastability may occur when X is changed from 1 to 0.

7.88‐7.92 略