源端串联匹配分析案例
对高速信号线匹配问题的分析
一、问题的提出
在研发过程中,有设计人员提出,在850(CPU)的地址线上不应该加匹配串联电阻,并主张在原来设计中有串联匹配电阻的要去掉。
但根据高速信号设计原则,对高速高频信号线必须根据实际布局情况考虑信号线的匹配,否则有可能引起信号完整性问题,产生大的过冲或振玲等现象,使设计留下隐患。 为了明确上述问题,我们做了以下工作。
二、试验分析
为了对加匹配串联电阻和不加匹配串联电阻这二种情况进行比较,我们进行了下面的测试。测试的原理简图见图1,PCB 布局见图2。
测试是在收信板BRX 上进行的。将BRX 通电跑起来后,对850的一根地址线进行了测试,测试数据为其244的一根输出线上所带三个负载输入端的信号波形。850(CPU )的时钟由50MHz 晶振分频提供,其工作频率为25MHz 。
测试的原理简图见图1,
其中 R : 外置匹配电阻
图1 测试的原理简图
测试了以下几种情况:
1. 244的型号为PI74FCT163244VC ,驱动输出端不加33欧串联电阻,测试结果见图3、图4、图5。
2. 244的型号为PI74FCT163244VC ,驱动输出端加33欧串联电阻,测试结果见图6、图
7、图8。
3. 244的型号为PI74ALVCH162244V ,驱动输出端不加33欧串联电阻,测试结果见图9、图10、图11。
4. 244的型号为PI74ALVCH162244V ,驱动输出端加33欧串联电阻,测试结果见图12、图13、图14。
上面测试了二种型号的244,分别为PI74FCT163244VC 和PI74ALVCH162244V ,二种型号的封装一致,主要区别在于,在PI74ALVCH162244V 的输出端,内部等效串联了一个25欧的电阻,而PI74FCT163244VC 没有。
测试结果:
图3 BOOT 输入端信号波形
(244为PI74FCT163244VC ,不加33欧串联电阻,上面和下面的过冲幅度均约为800mV )
图4 FLASH 输入端信号波形
(244为PI74FCT163244VC ,不加33欧串联电阻,上面和下面的过冲幅度均约为900mV )
图5 FPGA输入端信号波形
(244为PI74FCT163244VC ,不加33欧串联电阻,上面的过冲约700m V,下面超过1000mV )
图6 BOOT 输入端信号波形
(244为PI74FCT163244VC ,加33欧串联电阻,基本没有过冲)
图7 FLASH 输入端信号波形
(244为PI74FCT163244VC ,加33欧串联电阻,基本没有过冲)
图8 FPGA 输入端信号波形
(244为PI74FCT163244VC ,加33欧串联电阻,基本没有过冲)
图9 BOOT 输入端信号波形
(244为PI74ALVCH162244V ,不加33欧串联电阻,上面和下面的过冲幅度均约为200mV )
图10 FLASH 输入端信号波形
(244为PI74ALVCH162244V ,不加33欧串联电阻,上面过冲幅度约为200mV ,下面约为200mV )
图11 FPGA 输入端信号波形
(244为PI74ALVCH162244V ,不加33欧串联电阻,过冲很小)
图12 BOOT 输入端信号波形
(244为PI74ALVCH162244V ,加33欧串联电阻,没有过冲)
图13 FLASH 输入端信号波形
(244为PI74ALVCH162244V ,加33欧串联电阻,没有过冲)
图14 FPGA 输入端信号波形
(244为PI74ALVCH162244V ,加33欧串联电阻,没有过冲)
上面的测试结果表明:
1、 当244内部没有串联电阻时,如果外部不加串联匹配电阻,三个负载(Boot 、Flash 、FPGA )
输入端的信号波形都存在较大的过冲,有的过冲幅度超过1000mV 。
2、 当244内部没有串联电阻时,如果外部加了串联匹配电阻(33欧),三个负载(Boot 、
Flash 、FPGA )输入端信号波形上的过冲非常小。
3、 当244内部有串联电阻(25欧)时,如果外部不加串联匹配电阻,三个负载(Boot 、Flash 、
FPGA )输入端信号波形上的过冲较小。
4、 当244内部有串联电阻(25欧)时,如果外部加了串联匹配电阻(33欧),三个负载(Boot 、
Flash 、FPGA )输入端信号波形上没有过冲,但信号沿有较大的延迟。
三、简单理论分析
在电子产品的研发中,电路的功能一般要通过PCB 布线设计来实现。当信号的频率或速率较低时,PCB 上的信号线可以按集总参数来处理。但当信号的频率或速率很高时,则必须要考虑信号线分布参数的影响,将信号线当作传输线来对待。
传输线一般用特性阻抗Z C 和传播常数λ来描述,Z C 和λ取决于线的分布参数,主要是分布电感和分布电容。
端接负载的传输线问题可用下面图15的模型来分析。
U i
U 0 U(x) U t I t
0 x
图15 端接负载的传输线 X
在图15中,Z t 代表负载阻抗,U i 代表传输线上的入射电压,U r 代表反射电压。它们的关系满足:
U r =ΓU i Γ=Z t -Z c Z t +Z c
Γ称为电压反射系数。
传输线上任意点X 处的电压为入射电压和反射电压之和:U (x ) =U i +U r
在负载上,电压与电流满足:U t = It * Zt 。
当负载阻抗等于传输线特性阻抗时,反射系数为零,传输线上没有反射电压,只有入射波电压,此时,信号能量完全被负载接收,负载端与源端具有一致的信号波形。这种情况称
传输线与负载处于匹配状态。
当负载阻抗不等于传输线特性阻抗时,反射系数不为零,传输线上存在反射电压,此时,将有信号能量被负载反射回去,对于正弦波信号,将在传输线上形成驻波效应,负载端的信号与源端信号将不能保持一致。这种情况称传输线与负载没有实现匹配。
在信号传输过程中,如果源阻抗和负载阻抗都不等于传输线的特性阻抗,则在源端和负载端都处于非匹配状态。这种情况下,将有信号能量在传输线上来回反射。这是引起信号振铃、过冲、欠冲等现象的根本原因。
如果信号上存在较强的过冲,表明信号在线上来回反射较强。信号在线上来回反射,将会增加对外的辐射干扰,同时也会加大对附近其它信号的串扰。另一方面,任何逻辑器件,其输入信号的辐度都要求在一个限值范围内,信号上较大的过冲将会接近甚至超过这个限值。这样必将对器件的长期稳定工作带来严重的隐患,从而影响产品的可靠性。因此,从产品可靠性和信号完整性的角度来看,在设计过程中,必须尽可能地降低信号上的过冲。
四、几点结论
1. 单板上所有高速高频信号线均应考虑匹配设计。经验的做法是,对于模拟信号,当信号
线的长度大于信号中最高频率对应的波长的二十分之一时,应该将信号线当作传输线来对待。对于数字信号,当信号线的长度(单位厘米) 大于3倍信号上升或下降时间(单位纳秒) 时,必须对信号线采取匹配措施。
匹配端接方式一般有以下几种:在源端串联电阻、在负载端上拉并联电阻、在负载端下拉并联电阻、在负载端采用RC 并联、在负载端采用Thevenin 网络等,不同的方法各有自己的特点。更详细的信息可以参见文后的参考资料。
在采取匹配措施时,匹配器件的参数必须合适。不合理的参数不仅不能减轻信号完整性问题,反而有可能加大信号完整性问题。
解决高速PCB 板的信号完整性问题,较好的方法是进行仿真分析。在目前我们进行PCB 仿真较困难的情况下,通过试验来确定合适的参数是一种可行的方法。
对于244,在输出端串联匹配电阻,可以有效地减少信号的过冲。但是从测试波形上也可以看到,加了串联电阻后,会引起信号上升沿和下降沿的变缓。串联电阻越大,其变缓得越厉害。从电磁兼容的角度看,信号沿的变缓是有利的,它可以缩小信号的高频带宽,减小信号线对外的高频辐射干扰及对附近其它信号的串扰。但信号沿的变缓也可能对电路功能的实现带来负面的影响,必须针对具体电路进行分析。如果信号沿的变缓对电路功能没有影响,则串联匹配电阻的阻值主要以尽量减小过冲来确定。如果信号沿的变缓对电路功能实现存在负面的影响,则要对串联匹配电阻的阻值找到一个平衡点。该阻值以不影响电路功能的实现为第一选择,同时保证过冲要较小。如果这样的一个平衡点找不到,则不能采取串联电阻匹配方式,应该采取其它的匹配端接方式。因此,在采取串联电阻匹配方式时,除了考虑要尽量减小过冲外,还要考虑信号上升沿和下降沿变缓的影响。
对于244,如果采取在输出端串联电阻的匹配方式,则有以下二种方案:
1. 采用不带内阻的244,在外面配置匹配电阻。
2. 采用带内阻的244,外面不配置匹配电阻。
二种方案中,第一种方案比较灵活,当根据试验情况需要改变电阻值时,可以方便地做到,不须对PCB 设计改版。第二种方案比较死板,一旦有改变参数的需要时,就只能通过改版来实现。因此,比较而言,以采取第一种方案为宜。 2. 3. 4. 5. 6.