HDI手机板技术及市场发展趋势

台湾HDI手机板技术及市场发展趋势来源：中国PCB技术网     作者：郭永棋     发布时间：2003-09-15 15:07:08

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在手机产品功能越来越多、体积越来越轻薄短小的趋势发展之下，手机PCB在电路设计与制程技术上也日益复杂精进；台湾是全球手机板的生产重地，未来在相关产业上的发展亦颇受瞩目，本文将深入介绍目前手机PCB技术的发展情况，并剖析台湾PCB产业在全球市场中面临的机会与挑战。

手机板技术发展趋势

PCB（Printed Circuit Board；印刷电路板）是提供电子零组件在安装与互连时的主要支撑体，其依照电路设计，将连接电路零件之电气布线绘制成布线图形，并利用机械加工、表面处理等方式，在绝缘体上使电气导体重现。由于电路板质量良窳将直接影响手机的可靠度，因此是手机上不可或缺的关键基础零件。随着手机功能的增加，手机的电路设计复杂度亦随之增加，加上消费者对手机轻薄短小需求日增，也使得电路板的设计朝向如何在单位面积中布更多的线路，以达到搭载更多组件的目的。

因此，随着手机轻薄短小的需求，PCB技术层次不断精进，台湾手机板技术的发展历程如(图一)所示，从早期一次成型全板贯穿的互连做法开始，发展至应用局部层间内通的埋孔及外层相连之盲孔技术制造的盲／埋孔板，一直到利用非机械成孔方式制造的高密度互连基板（HDI），手机板的线宽／线距亦由早期的6/6（mils/mils）进步到目前HDI板的3/3～2/2（mils/mils）。

(图一)　手机版技术发展趋势〈资料来源：工研院经资中心ITIS计划〉

HDI技术简介

HDI电路板定义

HDI电路板的定义是指孔径在6mil以下，孔环之环径（Hole Pad）在0.25mm以下者的微导孔（Microvia），接点密度在130点／平方吋以上，布线密度于117吋／平方吋以上，其线宽／间距为3mil/3mil以下的印刷电路板者。一般来说以HDI电路板有以下几项优点：

1.可降低PCB成本：当PCB的密度增加超过八层板后，以HDI来制造，其成本将较传统复杂的压合制程来得低。

2.增加线路密度：传统电路板与零件的互连，必须经由QFP四周所引出的线路与通孔导体作为连接的方式（扇入及扇出方式），因此这些线路需要占据一些空间。而微孔技术可以将互连所需的布线藏到下一层去，其不同层次间焊垫与引线的衔接，则以垫内的盲孔直接连通，无须以扇入及扇出式布线。因此外层板面上可放置一些焊垫（如mini-BGA或CSP之小型球焊）以承接较多的零件，可增加电路板的密度。目前许多高功能小型无线电话的手机板，便是使用此种新式堆栈与布线法。

3.有利于先进构装技术的使用：一般传统钻孔技术因焊垫大小（通孔）及机械钻孔的问题，并不能满足新世代细线路的小型零件需求。而利用微孔技术的制程进步，设计者可以将最新的高密度IC构装技术，如矩阵构装（Array package）、CSP及DCA（Direct Chip Attach）等设计到系统中。

4.拥有更佳的电性能及讯号正确性：利用微孔互连除可以减少讯号的反射及线路间的串讯干扰，并使电路板线路的设计可以增加更多空间外，由于微孔的物理结构性质是孔洞小且短，所以可减少电感及电容的效应，也可减少讯号传送时的交换噪声。

5.可靠度较佳：微孔因有较薄的厚度及1：1的纵横比，在讯号传递时的可靠度比一般的通孔来得高。

6.可改善热性质：HDI板的绝缘介电材料有较高的玻璃转换温度（Tg），因此有较佳的热性质。

7.可改善射频干扰/电磁波干扰/静电释放（RFI/EMI/ESD）：微孔技术可以让电路板设计者缩短接地层与讯号层的距离，以减少射频干扰及电磁波干扰；另一方面可以增加接地线的数目，避免电路中零件因静电聚集造成瞬间放电，而发生损坏。

8.增加设计效率：微孔技术可以让线路安排在内层，使线路设计者有较多的设计空间，因此在线路设计的效率可以更高。

增层法（Build-Up）介绍

为因应电路板上组件密度增加、细线布局不断增密、层板间互连密度增大，增层法（Build Up）的技术发展迅速，目前已成为制造HDI结构的超薄多层线路板及载板，不可或缺的重要技术。

所谓增层法就是利用传统多层板逐次压合的观念，在以双层或四层板为基础的核心基板的板外，逐次增加绝缘层及导体层，在绝缘层上制造导体线路，并以非机械成孔之微孔做为增层间的互连，而在部分层次间连通的盲孔（Blind Hole）与埋孔（Buried Hole），可省下通孔在板面上的占用空间，使有限的外层面积可尽量用以布线和焊接零件。

一般来说，增层法制程与传统印刷电路板制程主要差异，是传统印刷电路板使用 Prepreg为材料，将已制作线路之双面板，依需求层数，迭合对位一次压合而成多层结构的电路基板；而增层法是在既定的基板上，一层一层个别制作而达到多层结构的功能，因此，Build-Up基板的功能特性，与增层前基板材质的特性息息相关。

制程上，增层板制程的分类包括了绝缘的材料、微孔制作的方式及金属化制程。在绝缘材料方面，有液态、膜状及与其它材料结合之薄膜。微孔成孔方法主要有影像成孔、雷射钻孔、干或湿式蚀刻等。在金属化制程方面则有全加成法、半加成法、减成法及导电胶。目前台湾HDI手机板的制作主要以利用背胶铜箔（RCC）加上雷射钻孔的方式为主。

以背胶铜箔材质的制程为例：一开始以制作好的双层板或多层板为核心基材，在将背胶铜箔压合在基板之前，一般会有预先处理的程序，来增进背胶铜箔与基板间的表面附着力。当背胶铜箔被固定在基板上后，随着对铜箔的不同处理而有多样的制造程序。我们可以利用蚀刻的方式将铜箔层的厚度减少到3～5μm，或者完全去除铜箔层，直接以雷射钻孔、无电镀铜、除胶渣、全板镀铜、完成整个表面线路的导线连接，或直接在厚铜上制造铜窗、以雷射法或电浆法成孔、无电镀铜、全板镀铜等方式，完成整个表面线路的导线连接，并重复以上程序来增加层板数。通常我们在核心基板的两侧以对称的方式增层，以防止电路板变形及扭曲，只有特殊的情况下才会在基板的单侧做不对称的增层。(图二)为各式增层法的比较。

(图二)　各式增层材料制程比较

手机用HDI板发展趋势

通常在一支70g左右的手机产品中，电池重约20g，外壳重约15g，印刷电路板（已安装组件）重约15g，三者分别约占产品总重的30％、20％和20％。在手机朝向轻量化发展的趋势下，预计透过电路板薄型化与采用高集成化LSI减少安装面积，可再降低3g重量。而在电路板薄型化的部分即是使用高密度电路布线的HDI电路板，以降低板的层数达到薄型化的目标。手机用HDI板为支持产品设计端的发展，追求单位面积更高密度是未来不断发展的方向。如(表一)所示，目前手机产品大约已有75～80％使用到HDI电路板，主要为1＋4＋1结构的六层板，2003年起手机用HDI电路板将朝2＋4＋2结构的八层板发展，线宽／距则为60/60μm。

台湾手机板市场发展现况

台湾PCB手机板产业自1999年起开始蓬勃发展，HDI板更是于2000年大幅成长，比重由原本15％不到，快速成长至60％；由于2000年HDI板供不应求价格因而上涨，台湾PCB厂商纷纷大幅扩充设备增加产能，孰料2001年全球手机需求量迅速饱和，手机板需求量在手机库存甚多情况下甚至下滑，因此虽然HDI板迅速成为手机板的主流，HDI板价格降幅却高达25％以上，使许多台湾PCB厂商未蒙其利，便蒙其害损失不小。

根据工研院经资中心统计，2001年台湾PCB手机板产值约为142.8亿新台币，较2000年178亿衰退25％；手机板产量约为1.25亿片，亦较2000年的1.3亿片微幅减少3.8％；2001年手机板产量以华通的4200万片最多，而台湾手机板占营收比重最高的公司，依次是耀华、楠梓电、欣兴。保守估计台湾目前手机板产能超过1.8亿片／年，根据IEK预估，2002年台湾PCB全年手机板产量在手机市场景气逐渐回春、及全球手机库存减少带动下，可望达到1.6亿片，然而在供过于求的情况下，手机板价格回升的可能性仍不大。

台湾手机板自2002年第二季起开始明显回春，虽然全球手机需求并未明显成长，然而在手机库存消化后，手机板需求已逐渐增加。手机板大厂耀华、楠梓电2002年上半年均已转亏为盈，摆脱2001年亏损的窘境；华通虽然整体营收仍衰退而导致亏损，但在手机板上却大有斩获，2002年上半年手机板出货量高达 2,500 万片，除积极争取既有手机客户的 PCB 订单，在拓展新客户如华宝、新力（Sony）、易利信（Ericsson）等手机厂方面也渐具成效，已确定接获BENQ及SonyEricsson等手机厂的订单，并从七月起交货，估计全年手机板产量将可达5,500 万片，几占全球手机 PCB 市场的15％。2002年台湾主要PCB手机板厂商手机板出货量及与国际大厂的关系整理如(表二)、(表三)。

(表二)　2002年台湾手机板厂商出货现况〈资料来源：工研院经资中心ITIS计划（2002/10）〉

(表三)　手机板厂生产状况与国际大厂关系整理〈资料来源：工研院经资中心（2002/07）〉

台湾业者的发展优势与未来展望

手机用HDI板已成为成为手机板的主流，2000年全球HDI电路板市场需求为270万平方公尺，2001年尽管全球经济不景气，其市场依然呈现7.4％的成长率达290万平方公尺。预估2002年在手机市场复苏带动下，加上NB取代DT效应、DSC及PDA等产品持续成长下，全球HDI电路板可望成长13.8％，达330万平方公尺。

另外，根据工研院预估，2002年全球手机用HDI板之需求量将达196.6万平方公尺，总产值达新台币354.9亿元，预估2003手机用HDI板需求量将达259.5万平方公尺，产值也可望达到新台币441亿元。而2002年台湾手机板产值可望达180亿台币，较2001年的142.8亿元台币成长25%，其中HDI板所占比重高达九成。

虽然未来全球手机市场大幅成长的可能性不高，但随着国际手机大厂陆续释出代工订单，未来台湾手机业者手机出货情况将可望逐年成长。目前台湾主已有明电、大霸、泓越、致福、仁宝、华宝、华冠及广达等业者开始量产出货，由于未来台湾手机制造仍将有很大的成长空间，因此对台湾PCB厂商来说仍然有一些新的商机可抢，对台湾PCB厂商来说，如何从上述台湾国产手机厂商中取得订单，则将是各PCB厂商的重要课题。

发展中的大陆市场

2001年以来，欧美手机大厂及制造手机最多的EMS厂在欧美地区大量裁员、关厂，纷纷将制造重心放到大陆，可望在大陆释出不少手机PCB板的量，为此台湾也已有不少厂商将HDI设备移至大陆，准备就近抢单，而华通在上海、华北设立服务中心其用意便是如此，而近来鸿海接下Nokia手机代工订单，并由欣兴负责其PCB产品便是成功的例子。未来大陆将成为手机制造基地，相信未来这样的机会将越来越多。

另外大陆国产手机厂商的动向亦值得观察，在大陆政府政策大力扶持下，2002年大陆国产手机发展迅速，预估2002年大陆国产手机的销售量高达2000万台，目前台湾已有手机厂商为大陆厂商代工，比重也有逐步提高的趋势，因此未来大陆手机厂商发展趋势值得台湾PCB厂商多加留意。

目前HDI电路板主要生产国是日本，台湾与韩国发展亦被看好；台湾虽然在技术层次与外围产业支持仍不及日本，但不论在交期、价格与制程弹性上却是最具竞争力的。而中国大陆则因拥有广大内需市场而备受瞩目，未来大陆HDI电路板之生产能力可望在外商（尤其是台商）的领导下逐步成长。

由于台湾厂商在HDI的布局早，已较其它国家厂商具有优势，加上台湾厂商仍在积极开拓手机板市场，因此在台湾厂商积极努力下，2003年台湾HDI手机板产值全球市占率将可望超过五成，成为全球最重要的手机用PCB制造王国，而HDI板也将成为台湾电路板未来发展最重要的电路板产品。

2008年中国HDI市场留给内资PCB企业的机会

技术分类： EDA工具与服务  | 2008-01-09

来源：pcbtn

一、HDI板主要应用领域

PCB行业通常把HDI板定义为导电层厚度小于0.025mm、绝缘层厚度小于0.075mm、线宽/线距不大于0.1mm/0.1mm、通孔直径不大于0.15mm、而I/O数大于300的一种电路板，这是一种高端PCB类型。HDI板依结构可分为全层互连与基本型两大类，后者采用电镀为层与层的导电连接，虽然制程及设计自由度均不如前者，但由于材料成本较低，所以广为应用。HDI板市场的迅速发展主要来自手机及IC封装的应用，下一波则是来自笔记本电脑的应用。全球HDI应用市场有五成以上集中在手机市场;三成多应用于载板。电脑领域约占一成，以笔记本电脑为主。其他则包括汽车、医疗器材以及DVC等产品，约占一成。

二、全球历年HDI板产值占PCB总产值比重

随着电子产品广泛朝着短、小、轻、薄趋势发展，适应这种趋势发展的高密度互连-HDI板的应用范围越来越广泛，其在PCB总产值的比重也越来越大。

三、全球HDI板的市场规模及增长率

根据统计数据，HDI板全球市场规模2006年增长14%达到80亿美元，2007年将增长15%达到92亿美元，预计到2009年

将达到112亿美元。未来几年增长将减缓，虽然生产厂商将会增加、产能扩大以及应用产品增加，仍可能保持10%以上的增长速度，并远高于未来几年PCB整体5%的平均增长率。

四、全球HDI板生产向中国转移趋势明显

目前欧美主要HDI制造商除ASPOCOM、AT&S仍为诺基亚供应2阶HDI手机板外，其余大部分HDI产能已由欧洲向亚洲转移。全球二十大HDI板供应商基本由日本、韩国、中国台湾地区把持，主要有日商Ibiden、Shinko、CMK、Panasonic，台商欣兴、南亚、楠梓、健鼎、华通，韩商三星电机、大德、LGPCB等。日本的HDI大厂Ibiden、Shinko、CMK、Panasoni凭借日本发达的载板、手机、数码相(摄像)机业得以保持HDI板制造世界龙头地位，韩国的三星、LG电子巨擎培育了三星电机、大德、LGPCB等世界级HDI制造商，中国台湾地区的HDI大厂欣兴、南亚、楠梓、健鼎、华通则将成为全球第一的晶圆代工业、全球第二大的IC设计业、全球第三大DRAM制造业;中国大陆HDI板生产迅猛，并集中在手机市场，主要得益于全球近一半手机在中国生产。比较近两年全球HDI主要生产国，预期未来韩国、日本与中国台湾地区因为厂商将产能外移及产能配置的考虑，加上HDI应用大户——手机、数码相机、PC生产逐渐向中国大陆HDI转移，中国HDI板生产比重将进一步加大。

五、中国HDI板的市场规模及增长率

2007年，中国HDI市场规模将达到23亿美元，约占中国PCB总产值的六分之一，展望未来三年HDI板市场仍然保持高速增长。

六、中国HDI板市场现状：需求巨大，有效供给远远不足

PCB行业一般用面积来考量HDI的市场需求或产能。HDI板在全球电子制造中心——中国有着巨大的市场需求，如前所述HDI板的主要应用领域为手机、笔记本电脑、IC载板与其它数码产品。在中国，HDI由于目前只有极少数厂商生产载板，因此国内HDI的主要用途是手机、笔记本电脑和其他数码产品，三者比例为90%、5%、5%。据赛迪顾问《2007年上半年中国移动通信终端产业研究报告》统计预测，2007年中国手机产量将超过5.6亿部，目前的手机已经90%采用HDI板，根据按照“1平方米HDI板大约配套180部手机”，可计算出中国手机用HDI板的市场需求在280万平方米，考虑到笔记本电脑、其它数码产品需求占另外的10%，则中国HDI市场需求将超过300万平方米。供给方面，从中国主要HDI厂商的产能情况来看，尽管部分厂商进行了投资扩产，但从整体来讲，国内HDI的产能增长仍不能满足快速增长的需求。国内市场上真正能批量供应的企业有超毅科技、华通电脑、联能科技、奥特斯、揖斐电、上海美维、汕头超声、华锋微线、名幸电子、敬鹏(苏州)电子、上海展华电子等，据有关的统计，目前中国大陆HDI产能约为350万平方米。这样，国内HDI总产能已经大于上述中国HDI板总需求300万平方米，这是否意味着国内HDI板市场供过于求呢?实际上恰恰相反，国内HDI板的需求远远得不到有效满足。

中国HDI板供应商的一个突出特点，是外资企业(包括台湾地区)占优势，在中国设厂是人力成本较低、环保压力较少的选择，是其产能在海外的延伸，因而其客户群体也带着强烈的外资背景色彩。事实上，目前中国老牌HDI制造企业的客户，基本以国外企业为主，如Nokia、Motorola、三星、索爱，而国产新兴的手机厂商对HDI的需求，则绝大部分留给了本土HDI制造商。如前所述，HDI板的最大应用是手机，国产手机的经营状况将决定这些本土HDI制造商的订单。

这11家国产主要手机制造商年产总量，加上中国其他非主流手机商约5000万部产量，以及取消手机牌照后，原来无牌照手机制造商(俗称黑手机)的5000万部手机，则中国国产手机年总产量可达2亿部。这样，我们可重新分析中国HDI的供求关系。假设中国国产手机板主要由国内HDI厂来制造(这样假设是合理的，因为上面已经分析中国外资HDI厂的产能绝大部分已经留给了国外客户)，一年手机总产量为2亿部，同样90%采用HDI板并根据按照“1平方米HDI板大约配套180部手机”，可计算出中国国产手机用HDI板的市场需求在100万平方米，考虑到笔记本电脑、其它数码产品需求占另外的10%，则总需求将超过110万平方米。那么国产HDI制造商的产能又是多少呢?据统计，国内本土HDI供应商的总约为65万平方米，所以中国本土HDI供应商产能仅满足60%的实际需求，存在巨大的供给缺口。

七、HDI板市场进入的技术壁垒

由于HDI板供给缺口巨大，那么短期间内的PCB厂是否会一哄而上，抢夺这份蛋糕呢?HDI产业存在较大的资金与技术进入壁垒，从而屏蔽了中小企业上HDI的可能。手机、笔记本电脑用HDI板的具体技术要求目前除了外资厂以及为数不多的国内PCB企业掌握二阶HDI技术，其余PCB厂还停留在掌握一阶HDI技术或二阶试产阶段。随着下游产品功能日益增加、线路密度孔密度要求逐渐增加，摆在企业面前的技术鸿沟将会逐渐加大。

高速HDI电路板设计过程的考虑

【来源:PCB信息网】【作者:】【时间: 2006-11-14 9:09:12】【点击: 315】

摘  要：高密度互连(HDI)印制电路板现今正逐步得到广泛应用。传统的HDI电路板应用于便携式产品和半导体封装两类产品中。该文将专注于HDI快速成长的第三类应用：高速工业系统应用，这类应用于电信、计算机系统的印制电路板不同于前述两类的地方在于：PCB板面尺寸大、关注重点是电气性能，而且导线的挑战在于非常复杂的PBGA和CCGA的封装。

对设计人员而言，首先要注意的是不顾设计最好的意图而设计高速系统，需要了解在系统中如何使用材料来满足物理器件的性能指标。PCB的材质选择、层叠结构和设计规则将影响电气性能（比如：特性阻抗、串扰和信号调节）。器件密度也将显示出PCB布线规则、设计规范、材质选用和微孔结构选择的功能。埋、盲孔对那些复杂的、多次积层的电路板而言是简单的结构。相比材质的稳定性、板面处理和设计规则而言，组装过程的问题会在电路测试中得到确认。

关键词：高密度互连 特性阻抗 串扰 设计规则 埋孔 盲孔  背胶铜箔 低压差分信号 突破模式 信号完整性

1 ．引言： HDI的三类典型应用平台

HDI产品的分类是由于近期HDI的发展及其产品的强劲需求而决定。移动通信公司以及他们的供应商在这个领域扮演了先锋作用并确定了许多标准。相应的，产品的需求也促使批量生产的技术局限发生改变，价格也变的更实惠。日本的消费类产业已经在HDI产品方面走在了前面。计算机与网络界还没有感受到HDI技术脚步走近的强大压力，但由于元件密度的增长，很快他们将面临这样的压力并启用HDI技术。鉴于不断缩小的间距和不断增长的I/O数，在倒装芯片封装上使用HDI基板的优点是非常明显的。

HDI技术可分为几种技术类型。HDI产品的主要驱动力是来自移动通信产品，高端的计算机产品和封装用基板。这几类产品在技术上的需求是完全不同的，因此HDI技术不是一种，而是有数种，具体分类如下：

小型化用HDI产品

高密度基板和细分功能用HDI产品

高层数HDI产品

1.1 小型化HDI产品

HDI产品小型化最初是指成品尺寸和重量的缩减，这是通过自身的布线密度设计以及使用新的诸如uBGAs这样的高密度器件来实现。在大多数情况下，即使产品价格保持稳定或下滑，其功能却不断增强。内部互连采用埋孔工艺结构的主要是6层或者8层板。产品其它特性则包括如下一些：采用10mil的焊盘，3-5mil的过孔，大部分采用4mil 的线宽/线距，板厚也控制在40mil以内，采用FR4或具有高的Tg.（160 ℃）的FR4 基材。图1-1描述HDI的基本结构和主要设计规则。

Fig1-1 消费类产品的小型化

该技术是在HDI技术中处于领先地位。密度设计提供了较小尺寸和较高的密度，其中就包括了uBGA或倒装芯片的引脚。

1.2 高密度基板HDI产品

高密度基板的HDI板主要集中在4层或6层板，层间以埋孔实现互连，其中至少两层有微孔。其目的是满足倒装芯片高密度I/O数增加的需求。该技术很快将会与HDI融合从而实现产品小型化。图1-2描述了典型的基板结构。

Fig 1-2 封装用的高密度IC基板

该技术适用于倒装芯片或者邦定用基板，微孔工艺为高密度倒装芯片提供了足够的间距，即使2+2结构的HDI 产品也需要用到该技术。

1.3 高层数HDI产品

高层数HDI板通常是第1层到第2层或第1层到第3层有激光钻孔的传统多层板。采用必须的顺序叠层工艺，在玻璃增强材料上进行微孔加工是另一特点。该技术的目的是预留足够的元件空间以确保要求的阻抗水平。图1-3描述了该类典型的多层板结构。

Fig 1-3 高性能产品的高层数板

该技术适用于拥有高I/O数或细间距元件的高层数HDI板，埋孔工艺在该类产品中并非是必要工艺，微孔工艺的目的仅仅在于形成高密度器件（如高I/O元件、uBGA）间的间距，HDI产品的介电材料可以是背胶铜箔（RCF）或者半固化片（prepreg）。

2. 高性能产品平台

高性能HDI产品的发展有5个主要驱动因素必须予以考虑，这几个因素相互交替作用。这些因素分别是：

电路（信号完整性）

元件

基材

叠层与设计规则

组装过程的考虑

设计这种带微孔的印制电路板是非常复杂的任务，虽然电路由于考虑了信号完整性显得极为重要的，但是成本的因素也不容忽视。基于此，实际操作中必须考虑折中的方案。

2.1 电路（信号完整性）考虑

实际电路的性能因信号上升时间的不同而有所差别，由于这些面积较大、性能要求较高的HDI板处理的是高速的计算机总线或电信信号，它们对于噪声和信号反射非常敏感。以下5个最本质的特性可描述出信号的敏感度：

特性阻抗

低压差分信号（LVDS）

信号衰减

噪音敏感度

串音干扰

信号完整性因素

单端的微带线、带状线、共面和差分信号的特性阻抗是由基材的介电常数、板厚、层叠结构、设计规则共同决定的。信号的衰减是材料的介电损耗、设计规则和线路长度共同作用的结果。包括串扰在内的各种噪音如： 地平面反弹噪声（ground bounce） ，开关噪声（switching noise），电源峰值噪声（Power supply spikes）等，则是由板的叠层结构确定的电源耦合、地层、设计规则和原材料特性共同作用的结果。

改善高速信号板的信号完整性的一个主要目标就是降低电感。低电感值的SMT 焊盘通常是那些没有走线或采用 VIP （Via-in-pad）工艺的焊盘。图2-1说明一个微孔的电感和电容值仅是一个标准通孔的十分之一左右。

Fig2-1 通孔与微孔的电气性能比较

2.2 元件的考虑

高I/O数、细间距的BGA和uBGA技术日新月异，这些技术的普遍使用正是微孔工艺在这些面积较大的多层板中得到广泛采用的重要原因。即使器件采用更精细的1.0或0.8mm的间距，由于I/O数量的不断增加，元件依然很大，这就增加信号线布线的难度。一些大而复杂的BGA就通过采用共熔（co-fired）陶瓷基板来解决这些问题，如果一边的陶瓷快接近32-34mm的时候，焊料柱将替代焊料球。如下因素将影响设计：

SMT间距

I/O数

元件尺寸

焊料球/焊料柱

图2-2描述了一些新的面积阵列元件，这些元件要求采用微孔工艺实现信号的有效传输。左侧是384个引脚焊料球、0.8mm间距的uBGA器件，右侧是1247个引脚焊料柱、1.0mm间距的CCGA（Ceramic Column Grid Array）器件。

Fig2-2 具有更高I/O数和更精细间距的新型BGA

2.3 基材的考虑

高性能多层板的基材特性是首要考虑的因素。下述黑体部分的5个基材特性与其它设计因素相互影响。

板厚

介电常数（Dk）

耗散因素（Dj）/介质损耗角

线性热膨胀系数(CTE)

玻璃转变温度（Tg）

介电常数（Dk）和耗散因素是影响电气性能最主要的两个特性。从图2-3可知，许多不含环氧材料的树脂可被采用，也可使用多种类型的增强纤维材料（包括不含增强材料的背胶铜箔（RCF—Resin Coated Foil））。前述的两个因素的结合决定了基材的介电性能，树脂也有典型的玻璃转变温度——Tg值。图2-4列举了一些典型的高性能材料。

Fig2-3 不同类别的新型介电质与高性能树脂和增强材料比较

2.4 叠层的考虑

板的叠层和设计规则的不确定性对印制电路板生产商有一定的影响，这就要求控制在生产商的生产能力范围内否则设计目标无法达到。如下因素至关重要：

板厚

VIP工艺

设计规则

过孔结构

突破模式

采用微孔工艺的VIP技术很容易达到8mil（0.2mm）的焊盘，要比埋孔大一些。图2-5说明了该情况下的设计规则，即信号层和设计规则所确定的传输线路的容量要比元件和电路要求的传输线路的容量大。

Fig 2-5 线路容量图示

现实中有许多预测线路需求的模型，下面提供了八类常用的模型：

HP‘‘s Design Dense Index

Toshiba Technology Map

Equivalent Ics Per Square Inch

Coors,Anderson & Seward‘‘s Statistical Wiring Length Technique

Rent‘‘s Rule Techniques

Section Crossing Technique

Geometric Approach

Seraphim Wiring Factor

根据线路需求的评估，不同线路的容量是可以预测的，设计规则和叠层结构则决定了这个容量。下表为当前产业界的能力：

特点

传统PCB

传统HP-HDI

PBGA/MCML HDI

高I/O的倒装芯片

最小线宽（mil）

4

5

3

1.6

最小线距（mil）

4

5

3

2.0

最小焊盘间距（mil）

14

20

10

9.3

焊盘最小直径（mil）

20

12-14

12

4-5

过孔形成方法

机械钻孔

光致成孔/激光成孔

光致/激光/等离子成孔

多束激光成孔

最小过孔直径（mil）

10

4-6

3-7

2.5-3.5

焊盘表面处理

SOS Bumps

所有

Ni-Au

Microbumps

目前产业界生产能力比较

图 2-6 描述了最常见的HDI结构，这六种结构遵循了最新的IPC-2315规范，最前面的四类使用频率最高。

Fig2-6 高性能HDI多层板中最常见结构

2.5 组装过程的考虑

设计中需要考虑的最后一个因素就是组装工艺，如下四个必要的设计特点需要考虑进去：

在线测试性

SMT组装间距

板面大小（关系到印刷焊料钢板大小）

返修

如果采用了VIP工艺，那么在线测试的可行性则成为最主要的挑战。这是因为对大的面积阵列元件，VIP技术无法使用突破模式，而是直接嵌入到板内，所以添加测试盘必须考虑到不能损害信号完整性，同时由于X-Y向的热膨胀系数的改变，所以也要注意组装后的板面尺寸变化。如果板面尺寸较大并且印刷焊料的钢板工作片的参考数据点是以一个拐角为基准的，那么在径向每一线性英寸的改变将会使板面尺寸与其它拐角产生0.4英寸的偏差；对一片12inch×16inch板而言，在它较远的拐角则可能产生高达5—7mil的偏差。如果采用了细间距的uBGA，这将是焊接不良的主要原因，对这类器件而言是无法返修的。

要想返修比较可行，基材特性显得尤为重要，在拆卸元件、重焊焊盘以及重新安装新器件的时候，基材要能经受住集中的热冲击还不能导致剥离。

3. 结论

高性能HDI类产品是复杂元件的载体，这类产品具有如下特点：有高的I/O数、更精细的间距、电路的运行频率极高和信号上升时间很快。这样就对信号完整性要求非常严格，自然的也对基材要求严格，过孔结构、叠层方案、设计规则的选择更加复杂。

通过图3-1可以了解所有这些驱动力的优点，该图显示的是一个12层HDI的第一类多层板，该板中有四层具有埋孔，第一到第五层有盲孔。该板就用于连接六片有1247个I/O 陶瓷焊料柱的阵列器件（1.0mm 的间距），与该板具有等效功能的通孔多层板的层数则会高达24层，对连接系统而言，这样的厚度太厚，而且还将导致过多的噪声和信号损失等不良后果。

PCB设计技术问答

上网时间:2007年10月23日

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关于混合电路PCB材质选择及布线注意事项

问：在当今无线通信设备中，射频部分往往采用小型化的室外单元结构，而室外单元的射频部分、中频部分，以及对室外单元进行监控的低频电路部分往往部署在同一PCB上。请问，对这样的PCB布线在材质上有何要求？如何防止射频、中频以及低频电路互相之间的干扰？

答：混合电路设计是一个很大的问题，很难有一个完美的解决方案。一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。相对于一般的FR4材质，射频电路板倾向与采用高Q值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。

在混合电路设计中，虽然射频，数字电路做在同一块PCB上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。

关于输入、输出端接的方式与规则

问：现代高速PCB设计中，为了保证信号的完整性，常常需要对器件的输入或输出端进行端接。请问端接的方式有哪些？采用端接的方式是由什么因素决定的？有什么规则？

答：端接（terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。匹配采用方式一般由BUFFER特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。

在处理布线密度时应注意哪些问题？

问：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请问在高速（>100MHz)高密度PCB设计中有哪些技巧?

答：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

关于PCB设计中的阻抗匹配问题

问：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。

答：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

关于高速PCB设计中的EMC、EMI问题

问：在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则？怎样设置规则？

答：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(

关于高速差分信号的布线技巧

问：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，哪一种效果会更好？我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？

答：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。 对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。 接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。

整理：孔文

相关信息

* 什么是PCB?

就是印刷电路板（Printed circuit board，PCB）。它几乎会出现在每一种电子设备当中。如果在某样设备中有电子零件，它们都是镶在大小各异的PCB上的。除了固定各种小零件外，PCB的主要功能是提供上头各项零件的相互电气连接。　　随着电子设备越来越复杂，需要的零件自然越来越多，PCB上头的线路与零件也越来越密集了。裸板（上头没有零件）也常被称为"印刷线路板Printed Wiring Board（PWB）"。板子本身的基板是由绝缘隔热、并不易弯曲的材质所制作成。在表面可以看到的细小线路材料是铜箔，原本铜箔是覆盖在整个板子上的，而在制造过程中部份被蚀刻处理掉，留下来的部份就变成网状的细小线路了。这些线路被称作导线（conductor pattern）或称布线，并用来提供PCB上零件的电路连接。

解析高速PCB设计中的布线策略

上网时间:2007年11月26日

差分线对的工作原理是使接收到的信号等于两个互补并且彼此互为参考的信号之间的差值，因此可以极大地降低信号的电气噪声效应。而单端信号的工作原理是接收信号等于信号与电源或地之间的差值 ，因此信号或电源系统上的噪声不能被有效抵消。这就是差分信号对高速信号如此有效的原因，也是它用于快速串行总线和双倍数据率存储器的原因。

在差分线对中，正负两边都必须始终在相同的环境下沿着传输路径传送。正负两边必须紧靠在一起，以使正负信号经由这些信号上相应点的电磁场而彼此耦合。差分线对是对称的，因此它们的环境也必须对称。当然，完美的对称是不可能实现的，因为至少存在着尺寸公差。但设计师如果遵循一些基本规则还是可以获得接近理想的最佳差分信号结果。建议确保信号同一时间出现在每条线路的同一点上。要使走线的各段等长，如图中相同的字母表示的那样。如果差分线对带有串联端接电阻或共模滤波器，那么这些器件到差分驱动器正负两端引脚的连接距离应该是相等的。最好按点到点布线，在任何情况下都要让分支线或支路 (图中的C)保持在0.6Tr英寸以内，这里Tr指驱动器输出上升时间。图中的A和E要尽可能使用相同的长度限制规则。采用现场解决工具(field solver)设计走线间隔，这样可以方便地获得偶模和奇模阻抗值。50欧姆的电路板并不意味着偶模、奇模或差分特征阻抗也是50欧姆。如果为了终止某个差分信号而将它端接到地或参考电压，就应考虑应害噪声着杂环境的影响被奇模阻抗。还应考虑端接偶模或共模(偶模值的一半)以终止有害噪声。如果在两条线间端接，应考虑差模阻抗(奇模阻抗的两倍)。记住，只有在差分线对紧密耦合时，来自同一个源的辐射噪声才能被有效抑制，因为只有当走线彼此靠得非常近时，周围的电磁场才可能接近相同。延长走线长度以便补偿互补输出信号之间的任何偏移都要在靠近驱动器处进行。尽可能只以差分方式延长走线长度，记住左右弯曲的数量和风格应该保持平衡。

图：在差分线对中，正负两边都必须始终在相同的环境下沿着传输路径传送。避免用单端特征阻抗代替奇模和偶模阻抗作为终端阻抗：紧密耦合的差分线对是专门针对互补信号设计的。只是保证走线总长度相等，而不是确保走线的每一段都相等。差分线对的布线跨越电源或地平面的间隙。在使用自动布线工具时忘记定义差分线对，这样只能得到单端布线。让测试工程师在差分线对每一边的不同位置增加测试焊盘。测试焊盘相当于高阻抗器件的输入，因此很容易使差分线对失去平衡。其它信号的布线过于平行地接近差分线对，或正好在下面或上面的另一层上，它们产生的串扰可能让差分信号失去平衡。在不相关的电源或地平面(例如单独的模拟电源平面) 的上面或下面布线差分线对。忘了考虑板外连接去向。在利用仿真检查目标电路时，系统中其它板上的连接器、电缆和差分拓扑都应被建模。被探针或测试设备的寄生电感和电容所蒙蔽。如果在差分线对的一边放置一个探针，很可能会致使差分线对失去平衡，这时的测量很容易被误导，设备也很可能在这种测试情况下出现假故障。作者：John Berrie技术合伙人Zuken 公司

高速PCB设计中的时序分析及仿真策略

字体大小: 小 中 大 作者：秦洪密 李军     来源：     日期：2007-06-01     点击：322

写在前面:

由于不是每个项目要求时间精度达到ns级,因此做同步电路的时候可以忽略很多设计因素.但是导致同步电路出现故障的原因,却大都是没有考虑同步电路的典型 特性和规则.作为新手,如果想从初步设计开始向进阶迈进,推荐阅读以下的文字.文章也许不一定100%正确,但是值得细细推敲和消化,有耐心的应该能有收获. 硕士博士可以不用看了,课堂上应该讲过

摘要:详细讨论了在高速PCB设计中最常见的公共时钟同步(COMMONCLOCK)和源同步(SOURCESYNCHRONOUS)电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真,得出用于指导PCB布局?布线约束规则的过程及思路?实践证实,在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要?

在网络通讯领域,ATM交换机?核心路由器?千兆以太网以及各种网关设备中,系统数据速率?时钟速率不断提高,相应处理器的工作频率也越来越高;数据?语音?图像的传输速度已经远远高于500Mbps,数百兆乃至数吉的背板也越来越普遍?数字系统速度的提高意味着信号的升降时间尽可能短,由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出?当信号的互连延迟大于边沿信号翻转时间的20%时,板上的信号导线就会呈现出传输线效应,这样的设计就成为高速设计?高速问题的出现给硬件设计带来了更大的挑战,有许多从逻辑角度看来正确的设计,如果在实际PCB设计中处理不当就会导致整个设计失败,这种情形在日益追求高速的网络通信领域更加明显?专家预测,在未来的硬件电路设计开销方面,逻辑功能设计的开销将大为缩减,而与高速设计相关的开销将占总开销的80%甚至更多?高速问题已成为系统设计能否成功的重要因素之一?

因高速问题产生的信号过冲?下冲?反射?振铃?串扰等将严重影响系统的正常时序,系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象?由于速度的提高使时序变得苛刻时,无论事先对系统原理理解得多么透彻,任何忽略和简化都可能给系统带来严重的后果?在高速设计中,时序问题的影响更为关键,本文将专门讨论高速设计中的时序分析及其仿真策略?

1 公共时钟同步的时序分析及仿真

在高速数字电路中,数据的传输一般都通过时钟对数据信号进行有序的收发控制?芯片只能按规定的时序发送和接收数据,过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱?在低速系统中,互连延迟和振铃等现象都可忽略不计,因为在这种低速系统中信号有足够的时间达到稳定状态?但在高速系统中,边沿速率加快?系统时钟速率上升,信号在器件之间的传输时间以及同步准备时间都缩短,传输线上的等效电容?电感也会对信号的数字转换产生延迟和畸变,再加上信号延时不匹配等因素,都会影响芯片的建立和保持时间,导致芯片无法正确收发数据?系统无法正常工作?

所谓公共时钟同步,是指在数据的传输过程中,总线上的驱动端和接收端共享同一个时钟源,在同一个时钟缓冲器(CLOCKBUFFER)发出同相时钟的作用下,完成数据的发送和接收?图1所示为一个典型的公共时钟同步数据收发工作示意图?图1中,晶振CRYSTAL产生输出信号CLK_IN到达时钟分配器CLOCK BUFFER,经CLOCKBUFFER分配缓冲后发出两路同相时钟,一路是CLKB,用于DRIVER的数据输出;另一路是CLKA,用于采样锁存由DRIVER发往RECEIVER的数据?时钟CLKB经Tflt_CLKB一段飞行时间(FLIGHTTIME)后到达DRIVER,DRIVER内部数据由CLKB锁存经过TCO_DATA时间后出现在DRIVER的输出端口上,输出的数据然后再经过一段飞行时间Tflt_DATA到达RECEIVER的输入端口;在RECEIVER的输入端口上,利用CLOCKBUFFER产生的另一个时钟CLKA(经过的延时就是CLKA时钟飞行时间,即Tflt_CLKA)采样锁存这批来自DRIVER的数据,从而完成COMMON CLOCK一个时钟周期的数据传送过程?

以上过程表明,到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的,据此可得到数据传送所应满足的两个必要条件:

①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup,它表示数据有效必须先于时钟有效的最小时间值,数据信号到达输入端的时间应该足够早于时钟信号,由此可得出建立时间所满足的不等式;

②为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间,CLKA的延时必须小于数据的无效时间(INVALID),由此可得出保持时间所满足的不等式?

1.1 数据建立时间的时序分析

由第一个条件可知,数据信号必须先于时钟CLKA到达接收端,才能正确地锁存数据?在公共时钟总线中,第一个时钟周期的作用是将数据锁存到DRIVER的输出端,第二个时钟周期则将数据锁存到RECEIVER的内部,这意味着数据信号到达RECEIVER输入端的时间应该足够早于时钟信号CLKA?为了满足这一条件,必须确定时钟和数据信号到达RECEIVER的延时并保证满足接收端建立时间的要求,任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin?在图1的时序图中,所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时,在下面的箭头线路表示从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时,在上面的箭头线路表示接收时钟CLKA的总延时?从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时为:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

接收时钟CLKA下一个周期的总延时为:

TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

要满足数据的建立时间则必须有:

TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

展开并考虑时钟的抖动Tjitter等因素整理后得到:

TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0    (1)

式(1)中TCYCLE为时钟的一个时钟周期;第一个括号内是时钟芯片CLOCKBUFFER输出时钟CLKA?CLKB之间的最大相位差,即手册上称的output-output skew;第二个括号内则是CLOCKBUFFER芯片输出的两个时钟CLKA?CLKB分别到达RECEIVER和DRIVER的最大延时差?式(1)中TCO_DATA是指在一定的测试负载和测试条件下,从时钟触发开始到数据出现在输出端口并到达测试电压Vmeas(或VREF)阈值的时间间隔,TCO_DATA的大小与芯片内部逻辑延时?缓冲器OUTPUT BUFFER特性?输出负载情况都有直接关系,TCO可在芯片数据手册中查得?

由公式(1)可知,可调部分实际只有两项:Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX?单从满足建立时间,Tflt_CLKA_MIN应尽可能大,而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX则要尽可能小?实质上,就是要求接收时钟来得晚一点,数据来得早一点?

1.2 数据保持时间的时序分析

为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间?在公共时钟总线中,接收端缓冲器利用第二个时钟边沿锁存数据,同时在驱动端把下一个数据锁存到数据发送端?因此为了满足接收端保持时间,必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中,这就要求接收时钟CLKA的延时要小于接收数据信号的延时?由图1中的时序关系图中,可以得到时钟CLKA的延时:

TCLKA_DELAY=TCO_CLKA+Tflt_CLKA

而数据延时:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

若要满足数据的保持时间,则必须有:

TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

展开?整理并考虑时钟抖动Tjitter等因素,可得如下关系:

(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0??2

式(2)中,第一个括号内仍然是时钟芯片CLOCKBUFFER输出时钟之间的最大相位差;第二个括号内继续可以理解为时钟芯片输出的两个时钟CLKA?CLKB分别到达RECEIVER和DRIVER的最大延时差;要满足数据的保持时间,实际可调整的部分也只有两项,即Tflt_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN?单从满足保持时间的角度而言,Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN应尽可能大,而Tflt_CLKA_MAX则要尽可能小?也就是说,若欲满足保持时间,就要使接收时钟早点来,而数据则要晚点无效(invalid)?

为了正确无误地接收数据,必须综合考虑数据的建立时间和保持时间,即同时满足(1)式和(2)式?分析这两个不等式可以看出,调整的途径只有三个:发送时钟延时?接收时钟延时和数据的延时?调整方案可这样进行:首先假定发送时钟延时严格等于接收时钟延时,即?烼flt_CLKA_MIN-Tflt_CLKB_MAX =0和烼flt_CLKB_MIN-Tflt_CLKA_MAX =0(后文将对这两个等式的假设产生的时序偏差进行考虑),然后通过仿真可以得出数据的延时范围,如果数据延时无解则返回上述两个等式,调整发送时钟延时或接收时钟延时?下面是宽带网交换机中GLINK总线公共时钟同步数据收发的例子:首先假定发送时钟延时严格等于接收时钟延时,然后确定数据的延时范围,代入各参数,(1)和(2)式分别变为:

1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0

0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0

在不等式提示下,结合PCB布局实际,确定Tflt_DATA_SETTLE_DELAY_MAX-0.1,剩下0.4ns的余量分配给了两个时钟的时差和Tmargin?在SPECCTRAQUEST中提取拓扑并进行信号完整性仿真,进而确定各段线长及拓扑结构?对此结构(共12种组合)进行全扫描仿真,得到?烼flt_DATA_SETTLE_DELAY_MAX=1.0825?? Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004,符合确定的1.1和-0.1的范围指标?由此可以得出GLINK总线数据线的约束规则:

①匹配电阻到发送端的延时不应大于0.1ns;

②数据线必须以0.1ns进行匹配,即每个数据线都必须在0.65ns~0.75ns之间?有了上述的约束规则就可以指导布线了?

下面再考虑硬性规定?烼flt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0带来的影响?事先约束发送时钟和接收时钟完全等长(在实际操作中以0.02ns进行匹配)?? 在CADENCE环境下,进行时钟仿真,得到结果:|Tflt_CLKA_MIN-Tflt_CLKB_MAX|

最终的仿真结果是:

① 匹配电阻到发送端的延时不应大于0.1ns;

②数据线以0.1ns进行匹配,即每个数据线都必须在0.65ns~0.75ns之间;

③发送时钟和接收时钟以0.02ns匹配等长;

④Tmargin=0.2ns?有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINS MANAGER中?当这些设计约束规则设置好后,就可以利用自动布线器进行规则驱动自动布线或人工调线?

2 源同步时序关系及仿真实例

所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送,它并不象公共时钟同步那样采用独立的时钟源?在源同步数据收发中,数据首先发向接收端,经稍短时间选通时钟再发向接收端用于采样锁存这批数据?其示意图如图2所示?源同步的时序分析较公共时钟同步较为简单,分析方法很类似,下面直接给出分析公式:

建立时间:Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0

保持时间:Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0

其中,Tvb为驱动端的建立时间,表示驱动端数据在时钟有效前多少时间有效;Tva为发送端的保持时间,表示驱动端数据在时钟有效后保持有效的时间;其他参量含义同前?下面以通信电路中很常见的TBI接口为例介绍源同步时序分析及仿真过程?TBI接口主要包括发送时钟和10bit的发送数据?两个接收时钟和10bit接收数据?RBC0?RBC1为两个接收时钟,在千兆以太网中,这两个时钟频率为62.5MHz,相差为180°,两个时钟的上升沿轮流用于锁存数据?根据数据手册的时序参数,代入上式可得:

2.5+?烼flt_clk _min-Tflt_data__settle_delay_max -1-Tmargin>0

1.5+?烼flt_data__switch_delay min-Tflt_clk _max -0.5-Tmargin>0

仿照前述分析方法:假设时钟?数据信号线的飞行时间严格相等,即时钟和数据完全匹配,然后分析它们不匹配带来的影响?上式变为??

1.5-Tmargin>0

1-Tmargin>0

可见,无论是建立时间还是保持时间都有很大的余量?经过仿真,发现数据和时钟完全匹配等长(以0.02ns匹配为例),仍有0.3ns的差别,即,

烼flt_clk_min-Tflt_data_settle_delay_max

烼flt_data_switch_delay min-Tflt_clk_max

取Tmargin=0.5ns得到时钟和数据的匹配为0.2ns,即数据和时钟的长度匹配不应超过0.2ns?

在实际仿真中首先就时钟和数据的信号完整性进行分析仿真,通过适当的端接匹配得到较好的接收波形?图3是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较,从中可以看出首先进行信号完整性仿真的必要性?

图3 仿真波形

在公共时钟同步中,数据的发送和接收必须在一个时钟周期内完成?同时器件的延时和PCB走线的延迟也限制了公共时钟总线的最高理论工作频率?故公共时钟同步一般用于低于200MHz~300MHz的传输速率,高于这个速率的传输,一般应引入源同步技术?源同步技术工作在相对的时钟系统下,采用数据和时钟并行传输,传输速率主要由数据和时钟信号间的时差决定,这样可以使系统达到更高的传输速率?笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析?时序分析及其仿真,大大缩短了产品的设计周期,通过分析仿真有效地解决了高速设计中出现的信号完整性?时序等方面的问题,充分保证了设计的质量和设计速度,真正做到了PCB板的一次通过?主板和子卡板目前已经通过调试,并顺利转产?

英特尔扮HDI制程推手 台PCB厂审慎期待

明年HDI板出现缺货荣景 或因单价高而难普及 台厂忐忑不安

李洵颖／台北

2007/11/28

英特尔(Intel)计划2008年中推出新一代迅驰(Centrino)Montevina平台，印刷电路板(PCB)将首度采用高密度连接板(HDI)制程，随着敲定制程时间表逼近，未来笔记本电脑(NB)能否广泛采用HDI端视英特尔此举，近期NB厂如戴尔(Dell)亦纷询问PCB供货商看法，并表明2008年将有25%采用HDI，对HDI需求可望增加，且一旦趋势成形，部分PCB业者乐观预期，2008年HDI将出现缺货，然因HDI单价高，亦有PCB业者保守认为，可能只有小部分机种采用，因而对NB用HDI需求持既期待又观望态度。

英特尔日前在IDF论坛揭露2008年2款新NB平台，其中1款为第5代迅驰平台Montevina，预计2008年中旬推出，值得注意的是，Montevina平台PCB将改采强调高密度HDI板，此与NB及PCB业者原先设计不同，造成部分NB厂略有微词，英特尔经过与NB及PCB业者持续讨论后，目前已进入最后阶段，预计近期就会明朗。

台PCB业者表示，一旦NB确定将采用HDI，将是PCB业者新商机，目前主要供货商如瀚宇博德和金像电，纷与英特尔密切接触中，其中，金像电已送出相关样本给NB厂。瀚宇博德及金像电指出，采用HDI考虑包括强调轻薄短小的产品如UMPC，强调指令周期的产品如苹果(Apple)iMac，或是为挪出空间新增功能如WiMAX的产品，以及驱动NB用HDI增加。

事实上，对于原就拥有HDI技术的PCB业者，NB将是不能放过的新商机，包括华通、耀华、健鼎等纷摩拳擦掌。其中，耀华过去曾承接过NB板，但因竞争激烈而退出市场，目前仅耕耘如UMPC等小量、高单价PCB；华通NB用HDI客户涵盖亚洲和美国；健鼎目前HDI比重已达约10%。这些业者普遍认为，若采用HDI板的NB数量很大，像是戴尔已估计2008年NB出货量将有25%改采HDI，这将有利HDI需求增加。

目前各家PCB业者对于HDI扩产意愿并不高，华通便表明2008年上半以前不会扩产HDI；部分业者就算扩产，幅度也不大，像是健鼎预计2008年月产能新增6万平方米，总产能达10万平方米。在供给增加不多，加上NB是促使HDI成长新动力，加上2008年HDI往高阶产品方向发展，随着层数增加，厂商不排除2008年HDI产能会出现短缺现象。

不过，NB是否改采HDI，亦需视NB面板尺寸大小。部分PCB业者指出，HDI强调高密度，只有在面积小且功能复杂的机种较为适用，例如13.3吋以下NB，加上HDI单价仍高于PCB，因此，不太可能让NB全面采用。因此，对于NB改采HDI是期待中带有保守。

新一代环氧树脂线路板PCB新在何处

（时间:2008-1-11 8:40:38  来源：PCBCITY）

备受全球关注的WEEE/RoSH法案，于2006年7月1日正式生效，它对时子化学行业带来深远影响。从原材料、制程管控及SMT后封装3个方面，多视角的分析了新一代环氧树脂印刷线路板(PCB)环保产品，提出如何去满足日趋严格的环保技术要求。欧盟2003年12月正式将“无铅”立法之后，全球电子业已为之带来极大的冲击，2006年7月欧盟关于报废电气电子设备的指令WEEE、关于在电气设备中限制某些害物质的指令RoHs，日本电子工业发展协会(JEIDA)及美国全国电气制造商协会(NEMl)有关电子封装产业的禁铅、禁卤已正式生效，投放市场的电子产品不能含有铅、汞、镉、六价铬和限制使用聚合溴化联苯或溴化阻燃剂PBB、PBDE等有害物质，这必将影响包括PCB产业在内的全球供应链的运作和相关产业的发展。

众所周知，在环氧树脂印刷线路板(PCB)产业中，汞、镉、六价铬几乎都是不用的，或者说除了湿制程加工中的微量含有，不会被环氧树脂印刷线路板(PCB)厂商刻意的使用，因此在原材料和制程的选择上，只要考虑到铅Pb和卤素不超标即可符合基本的环保要求，PCB表面金属处理就是在做到无铅(

为什么要无铅焊料？含铅焊料的有害性：焊料所含的铅虽为全使用量的1%弱(3万/5百万吨)，而有广泛扩散的可能性难于完全回收。由于环境污染，忧虑铅中毒等对人体的影响。在环氧树脂印刷线路板(PCB)工业中，卤素(氟F、氯Cl、溴Br、碘1)的应用主要在板材和油墨上。关于材料的筛选，环氧树脂印刷线路板(PCB)最终加工形成的成品上，主要包含有3大类物质即：板材、表面处理(金属)层和油墨。其中板材常规为FR-4、CEM-3中，因含有大量溴化环氧树脂，如四溴双酚、多溴联苯、多溴二苯醚等，在燃烧过程中，会放出极高毒性的物质，如二恶英(TCDO)、苯呋喃等，一旦被人体摄入将无法排出，极大地威胁着人类的健康。因此PCB覆铜板产业中必须以无卤基材(氯Cl、溴Br分别小于0．09%)替代，以含磷(P)环氧树脂取代溴化环氧树脂，以含氮(N)酚醛取代传统的双氰胺固化剂。

原材料的管理是环保环氧树脂印刷线路板(PCB)生产中极为重要的一个环节，比如锡条只要有含铅的锡条，被误加入纯锡槽则会导致灾难性的后果，而间接物料如助焊剂的残留也不容忽视，具体可采取的对策包括：制定无卤无铅原材料的编码规则；采用颜色标识，在其外包装和内包装上印有经IQA认可的“绿色环保”标签；在仓库和生产现场，对环保型原材料要单独存放，生产现场专人添加；实现“绿色合格供应商”认证计划。目前环氧树脂印刷线路板(PCB)表面无铅涂覆层可供选择的制程包括：电镀Ni/Au,化学浸Ni/Au,OSP(有机助焊护剂)化学沉锡Sn，化学沉银Ag等。

环保环氧树脂印刷线路板(PCB)产品的信赖试验与非环保PCB相比，还要强化以下实验：可焊性实验，可焊性试验炉中的焊料应与无铅环保要求SMT或HASL之焊料保持一致；热冲击实验，条件：-40℃/85℃/125℃，3000次后无裂纹；热循环试验，无裂纹、缩孔出现；恒温恒湿试验，条件：60℃、90-95%RH，500小时，在长期高温高湿下不产生金属须生成物。

环保环氧树脂印刷线路板(PCB)在SMT电子后封装十分关键：，其中无铅焊接SMT具有熔点高、低润湿流动性、高热应力、润湿性差和易于氧化等特性，此锡铅焊料要求更严峻的制造条件和质量管理，SMT线设计要注意提高预热温度，控制SMT线速1.2～1.8M/min倾角3～5度，并进行必要的热补偿，使SMT保持在恒温状态。为确保良好润湿，将足够的预热温度保持在一定的范围内是特别重要的。

PCB市场倒装芯片急速增长

来源：中国PCB技术网     作者：不详     发布时间：2007-09-12 01:08:58

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随着半导体市场规模的增加，印刷电路板(PCB)市场中的倒装芯片PCB市场也急速增长。

据市场调查机构PRISMSARK报道，世界半导体生产量预计从2006年的1374亿个增长到2011年的2074亿个，将会达到每年平均8.6%的成长率。其中，导线架(Lead Frame)所占的比例每年将会逐渐减少一些，而倒装芯片(Flip Chip)模式PCB生产量则从2006年的3.2%增长到2011年的9.1%，预计增长3倍左右。 倒装芯片球门数组封装(BGA)与一般的BGA相比，使用非Bonding Wire的BUMP形式，从而符合了I/O数量增加的半导体趋势。另外，倒装芯片易于散热，而且因采用BUMP来直连芯片，从而也减少了工程。 鉴于这些优点，业界专家一致认为今后倒装芯片BGA等倒装芯片市场将会急速扩大。   未来2年WiMax将在全球迅速普及

（时间:2008-1-11 8:40:38  来源：嵌入式在线）

WiMax技术一名主要支持者表示，WiMax将在未来2年内迅速在全球范围内普及。

英特尔以色列设计中心负责人埃尔达表示，未来1、2年内，我们将在各大城市和需求量较高的地区看到WiMax。大规模地部署WiMax需要时间。

本周二，美国第三大手机运营商Sprint Nextel表示，为位于芝加哥、巴的摩尔、华盛顿特区的员工软启动了Xohm手机互联网服务。

Sprint Nextel曾计划在2010年前投资50亿美元建立一个WiMax网络。手机运营商Clearwire也在计划建设WiMax网络。

WiMax能提供速度达数十Mbps的互联网连接，远快于Wi-Fi，将为网络运营商带来更高的收入。Alvarion欧洲区总经理加比说，它将在路上提供能够与家庭中连接相媲美的高速互联网连接。

根据不同的用户数量，WiMax信号传输距离可达数十公里。例如，在纽约，需要有更多的基站才能够满足大量的用户需求，而在人烟稀少的地区则只需要较少的基站。

加比表示，除了美国外，移动WiMax还将很快登陆包括俄罗斯和日本在内的一些欧洲、亚太地区国家。他说，预计在未来4-5年内，移动WiMax用户将在数千万至1亿之间。

英特尔非常看好WiMax，正在开发WiMax芯片组。从2008年晚些时候开始，高端笔记本电脑将内置有WiMax技术。诺基亚、摩托罗拉、三星等厂商开始生产支持WiMax技术的手机和网络设备。

■ HDi标志将于第四季出现在HD DVD相关产品上

微软宣布于2007年第四季，无论是东芝的HD DVD播放器，或者是派拉蒙影业与环球影视出品的HD DVD影片，都将挂上HDi标志，以彰显交互式的特性。

HDi是HD DVD先进内容互动格式的标志。通常拥有先进内容（Advanced Content）的HD DVD，将会拥有互动选单与特殊特性，包含额外内容与游戏。先进内容的规格是由微软与迪斯尼开发完成。HDi是建立在广泛采用网络标准包含：XML、HTML、CSS、SMIL与ECMAScript (JavaScript)。

基本上，HDi拥有几个特性：第一，双译码器之母子画面（Picture-in-picture）；第二，交互式选单；第三，用户定义之书签；第四，托管之网络链接；第五，时间序列仪表；第六，可变焦距之放大缩小画面；第七，可编辑性。

由于次世代DVD规格的战争持续扩大，站在同一阵线的微软、东芝与派拉蒙影业、环球影视、华纳兄弟与梦工厂势必要在年底销售旺季争取到更多消费者青睐，因此在储存容量不敌BD阵营的情况下，往其他特性开发是机会之一，因此互动功能技术就成为HD DVD阵营的一大利器。

根据目前BD阵营的情势来看，互动功能技术与规格正处于开始研发与导入阶段，所以规格制订作业仍需一段时间，因此短期之内HD DVD阵营的HDi将成为其一大优势。

目前两大阵营都认为2007年底销售旺季，将会是优胜劣负的主战场。如果这场比赛输了，将对于未来次世代DVD规格产生极大的变化。所以HD DVD将透过低价与HDi互动格式来吸引消费者，至于BD阵营必须依靠PS3的销售来维持买气。

虽然许多研究报告都认为短期之内无法分成胜负，但是一旦某一规格的产品销售畅旺，将会让另一规格的产品兵败如山倒，这是不可不防的情况。毕竟，销售数字才是次世代DVD规格胜负的关键。（711字）

关键词：HD DVD、HDi、次世代DVD播放器（Next Generation DVD Player）

(科技产业信息室-- Kyle 编撰 2007/10/05)