第1节 低噪声放大器指标

第1节 低噪声放大器指标

低噪声放大器

低噪声放大器（LNA ）是射频接收机前端的主要部分。

它主要有四个特点。

1）它位于接收机的最前端，这就要求它的噪声越小越好。为了抑制后面各级噪声对系统的影响，这要求有一定的增益，但为了不使后面的混频器过载，产生非线性失真，它的增益又不能过大。放大器在工作频段内应该是稳定的。

2）它所接收的信号是很微弱的，所以低噪声放大器必定是个小信号放大器。而且由于受传输路径的影响，信号的强弱又是变化的，在接收信号的同时又可能伴随着很多强信号的干扰，因此要求放大器有足够大的线性范围，而且增益最好是可以调节的。

3）低噪声放大器一般通过传输线直接和天线或者天线的滤波器相连，放大器的输入端必须和它们很好的匹配，以达到功率最大传输或者最小的噪声系数，并能保证滤波器的性能。

4）低噪声放大器应该具有一定的选频功能，抑制带外和镜像频率干扰，因此它一般是频带放大器。

低噪声放大器的所有指标都是互相牵连的，甚至是相互矛盾的。这些指标不仅取决于电路的结构，对集成电路来说，还取决于工艺技术。在设计中如何采用折衷的原则，兼顾各项指标，是很重要的。

1） 低功耗

LNA 是小信号放大器，必须给它设置一个静态偏置。而降低功耗的根本办法是采用低电 源电压、低偏置电流，但伴随的结果是晶体管的跨导减小，从而引起晶体管及放大器的一系列指标的变化。

2） 工作频率

放大器所能允许的工作频率和晶体管的特征频率Ft 有关。减小偏置电流的结果会使晶体 管的特征频率降低。在集成电路中，增大晶体管的面积会使极间电容增加，这也降低了特征频率。

3）噪声系数

任何一个线性网络的噪声系数可以表示为：

（4.1）

式中

对于共射组态的单管双极型晶体管放大器的噪声系数又可以表示为：

和 是网络的输入端的等效噪声电压源和等效噪声电流源。

（4.2）

对于单管共源MOS 场效应管放大器，当仅考虑沟道噪声时，场效应管放大器噪声系数为：

（4.3）

由此可见两点：

a. 放大器的噪声系数和工作点有关，为了降低功耗而采用小电流偏置，结果是增大了噪声系数。

b. 晶体管放大器的噪声与基区体电阻有关，为了降低噪声，在集成电路设计时，可以用增大晶体管的面积来减小基区体电阻，但增大面积会

加大极间电容。

4）增益

低噪声放大器的增益要适中。过大会使下级混频器的输入太大，产生失真。但为了抑制后面各级的噪声对系统的影响，其增益又不能太小。

放大器的增益首先与管子跨导相关。其次放大器的增益还与负载有关。低噪声放大器是频带放大器，它的选频功能由其负载决定。

5） 增益控制

低噪声放大器的增益最好是可以控制的。在通信电路中，控制增益的方法一般有如下几种：改变放大器的工作点，改变放大器的负反馈量，改变放大器的谐振回路的Q 值等。这些改变都是可以通过载波电平检测电路产生自动增益控制电压来实现的。

6） 输入阻抗匹配

低噪声放大器与其信号源的匹配时很重要的。放大器与源的匹配有两种方式：一是以获得噪声系数最小为目的的噪声匹配；二是以获得最大功率传输和最小反射损耗为目的的共轭匹配。一般来说，现在多采用后一种匹配方法。

匹配网络可以是纯电阻网络，也可以采用电抗网络。电阻网络适合于宽带放大，但它们要消耗功率，并增加噪声。采用无损耗的电抗匹配网络不会增加噪声，但只适合窄带放大。

7） 线性范围

线性范围主要由三阶互调截点IIP3和1dB 压缩点来度量。放大器的线性范围和器件、电路结构以及输入端的阻抗匹配网络都有关系。

8） 隔离度和稳定度

增大低噪声放大器的反向隔离度可以减小本振信号从混频器向天线的泄漏程度。

引起反向传输的根本原因在于晶体管的集电极和基极间的极间电容以及电路中的寄生参数的影响，它们也是造成放大器不稳定的原因。

提高稳定性的有效措施有采用中和电容或者晶体管共发共基（或者共源共栅）结构。

第2节 低噪声放大器的设计

低噪声放大器

无论采用Bipolar 、Bi-CMOS 或GaAs FET 工艺技术设计低噪声放大器，其电路结构都是差不多的，都是由晶体管、偏置、输入匹配和负载四大部分组成。

下面将采用实际的例子来进行设计和分析。

例4.1 1.9GHz 的CMOS 低噪声放大器。

如下图4.1所示是1.9GH 0、6um 工艺的CMOS 低噪声放大器的电路原理图。

图4.1 1.9GH 0、6um 工艺的CMOS 低噪声放大器的电路原理图

这个电路的特点是：

a. 采用共源共栅级（cascode ）电路。

b. 源极采用电感L2负反馈。

c. 负载L3与下级输入电容组成谐振回路。

d. 采用双端输入双端输出的差分形式。

下面我们将从偏置电路、输入阻抗匹配、噪声、增益和隔离度等几个方面来进行分析。

1） 偏置电路（M4偏置图中省略）

M3和M1组成镜像电流源，M3的电流是由电源电压、电阻Rref 以及M3的偏压Vgs 共同决定。电阻Rbais 选择得尽可能大，以使M3的噪声折合到LNA 输入端的等效噪声电流源可以忽略。

2）输入阻抗匹配

输入阻抗为

（4.4） 设输入信号角频率是，调谐输入回路使之在工作频率处串联谐振，即有

（4.5）

为与源阻抗匹配，令

（4.6）

输入回路的Q 值是

（4.7）

3） 噪声

当工作频率不是很高时，可以只考虑场效应管M1的沟道电阻噪声，即

（4.8）

则噪声系数为

（4.

9）

上式表明，增加输入回路的有载Qin 可以改善噪声系数。这样就解决了低功耗和低噪声系数的矛盾。

4） 增益

低噪声放大器的输出直接与混频器相连。低噪声放大器中的电感L3与混频器的输入电容及M2的输出电容组成并联谐振回路，调谐于输入信号频率

由于采用谐振回路作为负载，因此它是窄带放大器，放大器的带宽取决于线圈L2和L3的Q 值。

5）线性

采用双端输入双端输出差分对结构，以电感L2作为共源放大器的源极负反馈阻抗，这些措施都扩大了放大器的线性范围。

差分结构的放大器提高了共模抑制比，可以抑制来自数字电路部分和其它的干扰噪声。

6）隔离度

下

放大器构成了共源共栅接连组态，这种组合形式提供了最佳的输出输入间的隔离度，减少了极间电容的影响。 , 提高了LNA 的增益。

第1节 分数分频器技术探讨

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数字频率合成器是新一代无线应用RF IC 的核心，这种频率合成器和混频器一起用在超外差无线电接收机中，可以替代本机振荡器作为从RF 载波中提取调制信号的工具。

近年来，根据传统整数倍频合成的基本概念提出了多种非整数倍频合成方法，其中有三种技术在业界最为著名，分别是以分数分频器、电流注入和Δ-Σ调节器为基础的分倍合成技术。

合成器中最基本的组成部件是锁相环(PLL)，它是一个负反馈回路，输出信号的相位被强制跟参考信号一致。一个最基本的现代PLL 由参考源、相频检测器(PFD)、电荷泵(CP)、回路滤波器和压控振荡器(VCO)组成。

VCO 的输出在PFD 里与参考信号进行相位比较，测得相位差的极性决定了电荷泵内的电流源是吸收还是送出电流，所以电荷会流入或流出回路滤波器内的电容器，电荷流动的数量与相差大小成正比。然后这又会去调整VCO 调谐电压，使其相位滞后或超前，通过整个设计回路保证使相位误差得到校正。

PFD 的功能同样是为了保证打开正确的电流源。当输入PFD 的两路信号频率不同时，它会打开馈送或抽取电流开关，使VCO 加快或减慢。当回路达到锁定条件后，所生成的信号频率就等于参考频率。

如果在VCO 和PLL 之间放置了分频器，PLL 就成为一个频率合成器，其输出是参考频率的整数倍。分频器从本质上讲是由VCO 锁定的状态机，它每隔N 个VCO 周期输出一个上升沿，这里N 是预先确定好的数，表示频分比。由于回路使得分频器输出频率跟随参考频率，因此VCO 比参考信号快N 倍，即fvco=N×fref 其中fvco 表示VCO 的输出频率，fref 表示参考频率。上述方程表明频率合成器可看成是输入输出频率关系固定的倍频器。

如果频分比做成可自行设计的形式，它就是一个整数N 倍频合成器。可编程分频器是一种可以带负载的数字计数器，其输出每隔N 个VCO 周期完成一个自身周期，类似一个简单的分频器。因为频分比可任意设计，所以输出频率fvco 可以通过改变N 加以改变。注意可合成的频率值只能是输入参考频率的整数倍，这就是整数N 倍频合成器名称的由来。因此信道间距的最小值或频率步长就等于fref ，这是整数N 倍合成器的主要约束条件。

“N分”则是指最小频率步长可以是参考频率分数倍的合成器，换言之，合成频率可为参考频率的非整数倍，即fvco=fref(N+k/M)其中k 和M 都是整数。M 表示N 分合成器能提供的分频数量，通常称为“分频系数”或“分母”，k 是0到M 之间的任意数。非整数值N+k/M通常写作N.F ，这里的圆点代表小数点，N 和F 分别代表该数字的整数和小数部分。

采用N 分技术的分数分频器是根据整数N 倍频合成器的基本原理发展而来的，唯一的区别在于分频器由分数分频器代替。分数分频器不再是简单的数字计数器，其输出周期Tdo 由下式确定Tdo=(N+0.F)Tvco 其中0.F 代表一个分数值，Tvco 是VCO 的周期。这里需要强调的是一旦N 和0.F 确定之后，分数分频器输出信号的周期具有很理想的非时变特性，也就是说每隔N 加0.F 个VCO 周期出现一个

上升沿。

对于整数N 倍频合成器，Tdo 被强制跟随参考周期，因此有Tref=(N+0.F)Tvco或fvco=(N+0.F)fref其中Tref 表示参考信号的周期。

典型的分频器采用双模分频器(DMD)、延迟闭锁环(DLL)、多路复用器(MUX)以及数字相位累加器(DP

A) 实现，不过应注意分数分频器不必使用DLL 。DLL 可由一组级联的可调延迟元件、PD 、CP 和D 触发器构成，DLL 中的负反馈保证通过延迟线路的总延迟是一个VCO 周期。因为延迟元件理论上是一样的，所以相当于一个VCO 周期被拆分为Nd 个等相位“包”，这里Nd 表示延迟线路上延迟元件数量。

简单的DPA 由加法器和寄存器组成，它采用参考信号时钟，输入是一个m 位的字。寄存器内容用来控制MUX ，该内容在每个参考信号的上升沿随输入值x 而增加，x 也由一个m 位字来描述，DPA 的输出(也即加法器的进位输出) 是输入的1位量化结果。累加器位数m 与离散的相位“包”数目有关，即Nd=2m

DPA 的输出控制DMD ，当该进位输出是高电平时，DMD 就除以N+1，而当进位输出是低电平时则除以N 。从下面的例子中我们可以看到，对于DPA 输入为x 的分数频分比N+0.F就等于N+x/2m。例如DPA 有4位，那么延迟线路就有8个元件，每个相位“包”对应于一个VCO 周期的1/8。同样，假定输入等于2，其对应的0.F 就等于2/8。在没有进位输出时，DMD 除以N 。然而其输出并不立即提交给PLL 的PFD ，而是被多路复用器控制或选择的多个相位信息包延迟一段时间。

信息包的数目等于DPA 的内容，每过一个参考周期增加2，就是说输出根据每个参考周期相位信息包(0、2、4、6或8) 数量递增而产生相移，其结果就是DMD 输出周期增加了2/8个VCO 周期，因此等效频分比变为N+0.25，这也是它应该得到的效果。当DPA 的内容达到8以后，DPA 将被复位，而D MD 的输出不会被延迟线路延迟，但是这正好与一个令DMD 除以N+1的进位输出重合，这就等于用DMD 除以N ，并且输出再延迟8个相位信息包(或一个VCO 周期) 。

第1节 滤波器结构的选择

EMC 设计中的滤波器通常指由L ，C 构成的低通滤波器。不同结构的滤波器的主要区别之一，是其中的电容与电感的联接方式不同。滤波器的有效性不仅与其结构有关，而且还与连接的网络的阻抗有关。如单个电容的滤波器在高阻抗电路中效果很好，而在低阻抗电路中效果很差。传统上，在滤波器两端的端接阻抗为50 欧姆的条件下描述滤波器的特性(这一点往往未被注意) ，因为这样测试方便，并且是符合射频标准的。但是，实践中源阻抗 Zs 和负载阻抗Zi 很复杂，并且在要抑制的频率点上可能是未知的。如果滤波器的一端或两端与电抗性元件相联结，则可能会产生谐振，使某些频率点的插入损耗变为插入增益。

可见，正确选择滤波器的结构至关重要。究竟是选择电容、电感还是两者的组合，是由所谓的" 最大不匹配原则" 决定的。简言之，在任何滤波器中，电容两端存在高阻抗，电感两端存在低阻抗。图6.

1 是利用最大不匹配原则得到的滤波器的结构与ZS 和ZL 的配合关系，每种情形给出了2 种结构及相应的衰减斜率(n 表示滤波器中电容元件和电感元件的总数) 。

图6.1 滤波器的结构与ZS 和ZL 的关系

但是，如何判定 Z ，和乙的值是高或低，一些资料上并未作具体说明，实践中也往往不清楚。Zs 和ZL 的所谓的高值或低值的临界选取有一定的随机性，选取50n 作为边界值是比较合适的。顺便指出，在电子电路中，因信号一般较弱，而 RC 低通滤波器对信号有一定的衰减，故很少使用。