浅谈三人表决器的设计方法
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浅谈三人表决器的设计方法
作者：李静
来源：《科技创新与应用》2014年第25期
摘 要：在《数字电路》的学习中，组合逻辑电路的设计是一部分重要的知识，它以前一章的组合逻辑电路分析为依托，为后续的时序逻辑电路分析和设计打下坚实的基础。文章以三人表决器为例介绍了三种设计方法，以便学生熟悉常见组合逻辑电路的特点及应用。 关键词：组合逻辑电路设计；时序逻辑电路；方法
组合逻辑电路是数字电路中最简单的一类电路，其在功能上无记忆，结构上无反馈网路。即电路任一时刻的输出状态只取决于该时刻各输入状态的组合，而与电路的原状态无关。很多中规模组件都是组合逻辑电路，常用的有译码器、编码器、数据选择器等等。
1 组合逻辑电路的设计方法
组合逻辑电路的设计就是根据给出的实际问题，画出能够实现这一逻辑功能的数字电路。它是组合逻辑电路分析的逆过程。一般应以电路尽可能简单、所用器件最少为目标。下面以三人表决器（其中一人有否决权，按照少数服从多数）为例，分别介绍三种能够实现这一功能的电路设计。
1.1 采用基本逻辑门电路进行设计
组合逻辑电路的基本设计步骤如下：
（1）根据条件与结果的因果关系确定输入输出变量，分别用0和1表示信号的两种不同状态。
（2）根据逻辑功能的要求列出真值表；（如表1所示）
（3）将表达式进行化简并变换为与非-与非的形式（这里采用与非门实现）。
1.2 采用译码器进行设计
具有n 个输入端的最小项译码器，其输出端有2n 个，且分别对应了n 输入变量的所有最小项。而任意一个n 变量的逻辑函数，都可以写成唯一的最小项之和的形式。所以，只要将译码器所对应的输出端按一定规律与外围电路进行适当地连接就可以实现。
1.3 用数据选择器进行设计