第三章 组合逻辑的实现

第三章 组合逻辑的实现

组合逻辑有各种实现方法。继电器，磁性材料，半导体元件等。这里主要说明半导体器件的实现。半导体器件随着制造工艺的进步而发展。先后有双极器件（由锗和硅npn ，pnp 晶体管组成，即，TTL 逻辑），MOS （金属氧化物半导体）工艺（包括nMOS ，pMOS ，CMOS ），现在发展到双极和CMOS 组成的混合电路（BiCMOS —双极-CMOS ）。

半导体有双极半导体和MOS-FET 。而且，后者的优点尤其明显，是现代半导体技术的主流。

一．主要技术指标 IN

1．直流参数 输出参数： 输出高电压Voh ，以最小值min 表示；在给定标准输入和负载条件下的最坏输出电压。 输出低电压Vol ，以最大值max 表示，在给定标准输入和负载条件下的最坏输出电压。 输出高电平电流Ioh ，以mA （或者uA ）表示；在给定标准输入电压下，保证输出高电平不低于最小值时，能给出的最大负载电流。 输出低电平电流Iol ，以mA 表示。在给定标准输入电压下，保证输出低电平不低于最大值时，能给出的最大负载电流。 输入参数

输入高电压Vih ，以最小值min 表示，在该电压下，器件可稳定地判定为‘高

电平’，并可以输出给定的驱动电流；

输入低电压Vil ，以最大值max 表示，在该电压下，器件可稳定地判定为‘低

电平’， 并可以输出给定的驱动电流；

输入高电平电流Iih ，以最小值表示，在该电流下，器件判定为高电平，并能

输出给定电流；

输入低电平电流Iil ，以最大值表示，在该电流下，器件判定为低电平，并能输

出给定电流；

输入门限电压V t ，包括V t +和V t ，当输入电压变化时，在该点引起输出电平

变化。其中， V t 是输入由0向高改变中引起输出电平转变的点，而V t +是输

入电压从VCC 向下变化而引起输出转变的点。见传输特性的图示。

其中，Iol 又可用‘输出短路电流’Ios 表示，是输出对电源短路的最大吸收电流。 Iil又可用‘输入短路电流’Iis 表示，是输出对地短路的最大输入电流。

电平配合问题：

不同工艺生产的器件的输入/输出指标也是不同的。同种工艺条件下，不同供电

电压时的输出电压也不相同。如果不满足其要求的指标，器件也不能正常工作。因此，不同条件下的正确电平配合，是器件可靠工作的前提。

其中，黑色阴影部分是输入电压的范围。

0到Vil-max 之间。而红色部分否则， 2． TTL 非门在标准

Vi

Vt

其中，Vt 是转换电压（或跳变电压）。该电压有一个范围，从Vt-到Vt+。由输出慢变化到急速变化，再到慢变化，是晶体管进入‘放大区’到退出该区的变化过程。 从该特性，可引出门电路的抗干扰特性等。读者，可参看有关资料。

3．交流参数

电子的传播是有速度的。电信号经过逻辑门传输，也需要时间。

组合逻辑最重要的交流参数是传播时延Tpd （propagation delay）。

传播时延Tpd 定义为：从输入变化到引起输出变化的延迟时间。

IN

OUT1

Tpdl

OUT2

Tdhl

由于输出从高到低和由低到高变化的速度不同，传播时延又有Tpdhl 和Tpdlh 两种。

传播时延Tpd 主要是由载流子运动速度不是无穷大，以及电路寄生电容的充放电时间引起的。在高速电路中，这种时延是进一步提高工作速度的最重要的限制因素。

4．门电路的驱动能力

设计中往往需要一个信号带动多个输入。为了可靠工作，就要考虑信号（输

出）的驱动能力。这用扇出系数（fan-out ）来衡量。一般，它是用一种逻辑门输出可带动的同类逻辑门数目的多少来定义的。对一般的逻辑门，扇出系数在10到几十不等。而驱动器的扇出系数，可达几十到一百以上。 计算逻辑门的扇出，首先要计算低电平时的驱动能力，也要计算高电平时的驱动能力，以其中的最小者为准。再者，高速电路中，主要考虑负载电容对交流特性的影响。电路的负载电容包括：每个输入管脚的输入电容和信号连线的布线电容。还与信号线的布有关。这一问题比较复杂，在其它相关文献中有详细论述。 逻辑门的输出电路可分为：集电极（或漏极）开路（OC/OD）输出，推挽（TOTEM-POLE ）输出，或（双端）平衡输出，等几种。 5．门电路的极限指标 除了上述指标外，还有最大电源电压（Vcc ，或Vdd ），最大输入电平和最低输入电平，最大输出电流，和短路输入电流，以及功耗，都是使用的重要指标。 极限电源电压Vcc 或Vdd —超过该电压，可能引起器件的永久损害； 电源电流Icc-max 这是估计电源最大电流的依据。 最大功耗Pw —给出机器散热应考虑的因素； 6．其它 如，体积，器件封装等

第二节 各种逻辑门

一. TTL（Transistor Transistor Logic）门

晶体管晶体管逻辑门又称为‘双极逻辑门’。

* 逻辑电平 : 输出 高:≥2.35 V; 低≤0.4V.

输入 高:≥2.0V, 低≤0.8V.

电源电压: VCC = 5V (+5V±10%)，还有VCC =3.3V, 2.5V, 1.8V的。

功耗: 一般较大, 尤其是74S 系列.

输入端开路，相当于高电平；

器件系列: 74LS ---高速低功耗系列

74S: 高速(肖特基) 系列

74ALS : 先进的肖特基低功耗系列

特殊逻辑门

。三态门：除了高，低电平之外，还有‘高阻’态

真值表 输入

输出

OUT

Z ，高阻，浮动

1

OC （集电极开路）门

是TTL 输出级集电极开路的输出门。

三态门和OC 门都是可以构成‘总线’的驱动门。

二．MOS 门

特点：由FET （场效应晶体管）组成。

高集成度：一个晶体管的面积可集成50个FET ，一个电阻可集成60几个FET 。

制造工艺简单：FET 工艺步骤是双极晶体管工艺的1/3。

功耗小：在微安或毫微安电流就可工作，CMOS 在静态下几乎不消耗电流；

阻抗高，易受电场（静电）干扰；输入开路时，电位不确定；

高阻抗下，分布电容的影响增大，使工作频率低。

可工作的VDD 范围大：1V 到15V ；标称VDD 有15V ，10V ，5V ，3.3V,2.5V,1.8V

系列器件有

74HC ( High speed CMOS) 系列

74HCT ( 与TTL 电平兼容的HC ) 系列

74VHC ( Very High speed CMOS ) 系列

74VHCT (与TTL 电平兼容的VHC ) 系列

74FAC ( Fast Advance CMOS ) 系列(高速, 驱动能力可以和TTL 相比)

74FACT (与TTL 电平兼容的FAC )系列.

特殊MOS 门

三态门 (双向传输门)

OD(Open drain)门（类似于OC 门）

MOS / CMOS门使用中的注意事项:

。输入开路时，因为输入阻抗高（几兆到几十兆欧），其输入电平不确定，且

易受静电干扰而损坏器件，或由电磁干扰而引起电路震荡。所以，不用的输入

管脚要么接高电平，要么接低电平；（而TTL 门的不用管脚可以浮空，相当于

逻辑‘1’）；

。要注意门的驱动能力，通常其输出只可驱动一个LS -TTL 门；

。不同种类不同型号器件相连时，要注意电平能否正确配合，必要时，可用电

平变换器实现电平转换；

。MOS 电路特有的失效机制—基底可控硅现象—要特别关注。

三．ECL （Emitter Couple Logic）电路

特点：

开关时延在ns ，或亚ns 级；

开关电平低：H ：-1.0V, L：-1.6V ；

门功耗: 从几到几十毫瓦不等；

只在必要时, 才使用ECL 器件。

四．其它逻辑门电路工艺

1． BiCMOS （Bipolar CMOS Technology）输出采用TTL 工艺。

2． LVDS （Low Voltage Difference Signaling）低电压可减小功耗，减少对其它电

路的干扰，差分传送可提高对共模干扰的性能，增加传输距离。

3． LVT （Low Voltage Technology）VDD = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V。

4． 逻辑工艺的发展趋势

电路封装越来越小；PDIP ，SODIP ，SSOC ，STSOC ，

器件电压越来越低；5V ，3.3V ，2.5V ，1.8V ，1.5V, 1.2V，1.0V ，0.8V

具有热插拔能力。即，带电插拔。只有特殊设计才具有这种能力。

大的驱动能力和强的抗干扰能力；

速度高时，性能越来越取决于电路的布线和工艺水平。

五．器件的生命周期

任何器件都有其生命周期，比如，我们早就不用电子管了。

目前，TTL ， S-TTL，LS-TTL ，以及4000系列MOS 器件，已经接近完全淘汰。所以，在我们的设计中，尽量减少或避免使用这类器件。

同时，设计中也要注意选择器件的封装，因为一些封装，如DIP -双列直插封装接近

完全淘汰，这样的设计将很难买到相应的器件。

第三节 逻辑设计中的注意事项

在逻辑设计中，除了器件的容量和速度外，还应注意逻辑器件的电平配合和驱动能力问题。

1． 电平配合问题

电平配合，有不同种类器件间的电平配合，如TTL ，CMOS ，ECL 等器件之间的

配合。还有同种器件不同电压之间的配合问题。

关于TTL 和CMOS 器件的配合，一般来说，同种电压下的TTL 逻辑可以直接和

带T 后缀的CMOS 器件相配合，如和HCT ，VCT ，FACT 类配合。它们的输出和输入电平是专门设计的和TTL 相兼容的。

但不同电压下的电平配合，就比较复杂。有兴趣的同学可以查阅有关资料。

值得注意的是，现在产生了一种器件，它具有容忍过压能力（OVT—OverVoltage

Tolerance ）。CBT （Cross Bar Technology）器件就有这种能力。

2． 驱动能力问题

驱动能力用‘扇出系数’来表示。它是在保证输出电平指标的前提下，可带动的

输入端子数。逻辑高电平和低电平下的扇出能力是不同的，扇出系数取其中的最小值。一般来说，三态门和OC 门的扇出能力很大，它们又称为‘驱动器’，或‘长线驱动器’。典型的驱动器的高电平可输出12/24mA电流，低电平可吸收24mA 电流或更大。而一般的CMOS 器件可带动一个LS—TTL输入。

第四节 可编程逻辑器件（PLD ）

我们知道任何组合逻辑都可以用SOP 或POS 式表示。要产生P 项，必需用‘与门’，而要 产生S 项，必需用‘或门’。所以，PLD 器件，一般都有两种逻辑门阵列：‘与阵’及‘或阵’。人们一般习惯于用SOP 逻辑表达式表示开关函数。

对组合逻辑，与阵和或阵的不同组态，构成不同的PLD 器件：

与阵固定，或阵可编程，可构成ROM （Read Only Memory）；

与阵可编程，或阵固定，可构成PAL （Programmable Array Logic）和GAL

（Generic Array Logic）；

与阵和或阵都可编程，构成PLA （Programmable Logic Array）。

这些阵列，有些是器件制造商在工厂做好的，用户不能改变，若用户有具体要求，可预先告诉制造商，按要求制造。如大批量的ROM 产品。有些则是用户可再编程，如PAL ，用户可根据需要一次编程（OTP -One Time Programming）。如GAL ，用户可反复多次编程，即，可擦除的PLD ，称为EPLD 器件。

对EPLD 器件，有在系统编程（ISP ：In-system Programming），即，PLD 器件在使用的系统中就可改变器件的配置。

现在的大规模和超大规模IC ，主要采用CPLD ，FPGA 。