堆叠栅介质MOS器件栅极漏电流的计算模型_杨红官

第37卷第5期2007年10月

微电子学Microelectronics

V ol 137, N o. 5Oct 12007

堆叠栅介质MOS 器件栅极漏电流的计算模型

杨红官, 朱家俊, 喻 彪, 戴大康, 曾 云

(湖南大学物理与微电子科学学院, 长沙 410082)

摘 要: 采用顺序隧穿理论和传输哈密顿方法并考虑沟道表面量子化效应, 建立了高介电常数堆

叠栅介质M OS 器件栅极漏电流的顺序隧穿模型。利用该模型数值, 研究了Si 3N 4/SiO 2、Al 2O 3/SiO 2、H fO 2/SiO 2和La 2O 3/SiO 2四种堆叠栅介质结构M OS 器件的栅极漏电流随栅极电压和等效氧化层厚度变化的关系。依据计算结果, 讨论了堆叠栅介质M OS 器件按比例缩小的前景。关键词: 直接隧穿; 顺序隧穿; 高介电常数栅介质; MOS 器件

中图分类号: T N386. 1 文献标识码: A 文章编号:1004-3365(2007) 05-0636-04

Calculation of Gate Leakage Currents in MOS Transistors

with Gate -Stacked Dielectrics

YANG H o ng -g uan, ZH U Jia -jun, YU Biao, DAI Da -kang, ZENG Yun

(Colleg e of Ph ysic s and M icr oe lec tr onics , H u nan Univ ersity , Chang sha 410082, P. R. Ch ina)

l Abstract: A sequential tunneling model was pro posed to calculate direct tunneling g at e cur rents thro ugh meta-ox ide semiconducto r tr ansisto rs (M OST s) wit h hig h -k /SiO 2g ate dielectr ics, using Bardeen . s t ransfer H amiltonian

formalism and w ith quantum mechanical effect in inversion lay ers taken into co nsiderat ion. G ate leakage cur rents in four M O ST s with differ ent g ate stack dielectr ics (Si 3N 4/SiO 2, A l 2O 3/SiO 2, H fO 2/SiO 2and La 2O 3/SiO 2) vs. g ate voltages and equivalent ox ide thickness w ere investig ated numer ically. Scaling do wn of M O ST s w ith hig h -k /SiO 2gate dielectr ics was discussed based on the ca lculated results.

-k dielectrics; M OS tr ansisto r Key words: Direct tunneling ; Sequent ial t unneling; H igh

EEACC : 2560B

1 引 言

随着M OS 器件沟道长度的不断减小, 为了抑制短沟道效应, 降低亚阈值斜率, 同时, 也为了增大驱动电流, 提高电路工作速度, 必须使M OS 晶体管的栅氧化层厚度和沟道长度一起按比例缩小。由于二氧化硅层有较低的缺陷态密度、较高的抗击穿强度、良好的稳定性, 以及与硅有良好的界面特性和低界面态密度, 从M OSFET 发明至今, 二氧化硅作为性能良好的栅绝缘介质材料, 一直得到广泛的使用。但是, 当栅氧化层比较薄时, 会由于氧化层中电场的增强而引起较为明显的隧穿电流, 导致栅对沟道控制的减弱和器件功耗的增加, 影响器件的阈值特

收稿日期:2007-03-07; 定稿日期:2007-05-14

性。同时, 过大的隧穿电流通过氧化层, 会造成

氧化层损伤, 进一步降低氧化层的可靠性。一般说来, 在芯片功率限制为1W/cm 2的条件下, 若栅压为1V, 则最大允许的泄漏电流密度为1A/cm 。实验和理论研究证明, 在上述要求下, 考虑到实际二氧化硅层中的缺陷态密度和界面起伏程度, 1. 5nm 厚度是二氧化硅作为M OS 器件栅介质按比例缩小的极限。栅氧化层的进一步减薄会导致器件的静态功耗超出要求, 从而使电路无法工作。若要继续缩小器件尺寸, 就必须使用高介电常数(hig h -k ) 材料作为栅极的绝缘介质[5, 6]。采用高介电常数栅介质材料以后, 在保证栅对沟道有相同控制能力的条件下, 栅介质介电常数的增加将使栅介质层的物理厚度增大, 于是栅与沟道间的直接隧穿电流将大

[1, 2]

2

[1-4]

基金项目:湖南省青年骨干教师资助项目(湘教通[2005]247号) ; 湖南省自然科学基金资助项目(05JJ30115)

第5期杨红官等:堆叠栅介质M OS 器件栅极漏电流的计算模型637

大减小。考虑到高介电常数栅介质与硅衬底之间的热稳定性较差和界面态密度较高, 一般需在高介电常数栅介质和硅衬底之间插入一层超薄的二氧化硅(0. 5~1. 0nm) 作缓冲层, 形成Gate/high -k /SiO 2/S-i sub 堆叠介质层结构。如何精确地计算高介电常数堆叠栅介质M OS 器件的漏电流, 已成为建立该类器件的器件模型和探讨栅介质按比例缩小前景的重要问题之一。笔者提出的纳米级M OS 器件直接隧穿栅极漏电流的计算模型, 通过与实验数据进行比较, 证明了模型的有效性, 并且计算了不同氧化层厚度和不同栅极电压下直接隧穿电流的大小。本文将该模型扩展应用到Gate/hig h -k /SiO 2/S-i sub 堆叠介质层结构M OS 器件栅极漏电流的计算中。采用顺序隧穿理论和传输哈密顿方法, 将泄漏载流子直接隧穿的势结构分解为若干个子系统, 通过求解传输矩阵元, 计算直接隧穿电流; 数值研究了基于不同高介电常数栅介质的几种堆叠介质结构M OS 器件的栅极漏电流与栅极电压和栅介质等效氧化层厚度的关系。依据计算结果, 简单地讨论了堆叠栅介质M OS 器件按比例缩小的前景。

[7]

通常, 在高介电常数栅介质的研究中, 经常用等效氧化层厚度EOT (Equivalent Oxide Thickness) 作为衡量标准。定义EOT 为高介电常数栅介质和纯SiO 2栅介质达到相同的栅电容时纯SiO 2栅介质的厚度, 即

E ox t high -k

(1)

hig h -k

式中, E ox 和E hig h -k 分别为SiO 2层和高介电常数介质层的相对介电常数

t EOT =

由(1) 式可以看出, 在相同等效氧化层厚度的情况下, 高介电常数栅介质的介电常数越高, 它的实际物理厚度就越大, 越有利于降低漏电流和提高器件可靠性。但是, 在实际设计器件结构时, 还要综合考虑边缘电场效应等导致器件性能退化的因素, 栅介质层的厚度不宜过大。

应用顺序隧穿理论和巴丁传输哈密顿方法, 将电子的直接隧穿势结构分解为两个子系统, 如图2所示。其中, 势阱H 1为三角形势阱, H 2

为半台阶状势垒半无限宽势阱。

[8, 9]

2 栅极直接隧穿漏电流的计算方法

图1示出hig h -k /SiO 2堆叠栅介质M OS 器件中沟道表面量子化能级和电子直接隧穿势结构。图中, E C 为Si 导带边, E f 和E f m 分别是S i 衬底和栅极中的费米能级, 5B 1和5B 2分别为SiO 2/Si 和high -k /Si 的导带边偏移量, 5S 为表面势。SiO 2层的实际物理厚度记为t ox , high -k 介质层的实际物理厚度记为t high -k

。

图2 电子的直接隧穿势结构H (a) 分解为两个子系统

H 1(c) 和H 2(b)

F ig. 2 H amiltonian detached to subsystems H 1(c) and H 2(b)

图1 high -k /SiO 2堆叠栅介质M OS 器件中量子化能级

和电子直接隧穿势结构示意图

Fig. 1 Q uantum ener gy levels and direct tunneling po -tent ial co nfiguration for M O SFET s with hig h -k /SiO 2gate dielect rics

入射电子态W 1是子系统哈密顿H 1的本征态

H 171=E 171(2) 式中, H 1

2(c) 所示。

x

V 1(x ) (3)

x >0

638杨红官等:堆叠栅介质M O S 器件栅极漏电流的计算模型2007年

同样, 透射电子态W 2是子系统哈密顿H 2的本征态

H 272=E 272

式中, H 2的势函数V 2(x ) 如图2(b) 所示。

0,

V 2(x ) =

5B 2, 5B 1,

x

-(t high -k +t ox ) [x

(4)

多晶硅中的掺杂浓度N poly =1@1020cm -3, 硅衬底的掺杂浓度N Si =5@10cm 。硅中电子的有效

质量m Si =0. 19m 0。其中, m 0为自由电子的质量。选取电子在氧化层中的有效质量m ox 作为拟合参数, 取m ox =0. 40m 0。高介电常数栅介质的隧穿势垒高度、电子隧穿有效质量和相对介电常数等物理参数列于表1[10]。

表1 Si 3N 4、Al 2O 3、HfO 2和La 2O 3的隧穿势垒高度5B 2、

隧穿有效质量m *和相对介电常数

Table 1 Tunneling barrier heights, effective m asses and d-i

electrics constants of Si 3N 4, Al 2O 3, HfO 2and

La 2O 3

Si 3N 4

5B 2(eV )

1. 90. 417

m *(m 0)

J

A l 2O 32. 80. 3510

H fO 21. 130. 1724

L a 2O 32. 30. 2627

17

-3

子系统哈密顿H 1所对应的本征波函数和本征能量可由文献[7]中的(3) 式和(4) 式表示; 而子系统哈密顿H 2的本征波函数和本征能量通过求解薛定谔方程((4) 式) 很容易得出。

利用费米黄金规则, 电子从入射态W 1到透射态W 2的传输矩阵元可计算如下,

M 1y 2=

2m

2

*

*

Q s (W 1¨W 2-W 2¨W 1) #ds (6)

积分遍及整个隧穿表面。

总的隧穿电流密度为

J =E J ij

i, j

(7)

式中, J ij 是三角形势阱中第i 个能谷中第j 个能级的电子隧穿至半台阶状势垒半无限宽势阱中连续态相应能级形成的电流密度, 可由(8) 式求出:

J ij =

2

|(M 1y 2) ij |Q 2(E ij ) (f ij -f 2(E ij ) ) ¶

(8)

图3示出Si 3N 4/SiO 2、Al 2O 3/SiO 2、H fO 2/SiO 2和La 2O 3/SiO 2四种堆叠栅介质M OS 器件的栅极漏电流随栅极电压和等效氧化层厚度变化的计算结果。high -k /SiO 2堆叠栅介质中SiO 2层的厚度t ox 和hig h -k 层的等效氧化层厚度t EOT 均为0. 5nm, 图中还画出了1. 0nm 纯SiO 2栅介质层的栅极电流, 以便于比较。对应于t EOT =0. 5nm 的Si 3N 4、Al 2O 3、H fO 2和La 2O 3, 绝缘介质层的物理厚度分别为t high -k =0. 9、1. 28、3. 08、3. 46nm 。在相同栅极电压和相同等效氧化层厚度的情形下, 四种堆叠栅介质结构的栅极电流都小于纯SiO 2层介质结构的栅极电流, 而且按电流从大到小排列, 它们的顺序依次为Si 3N 4/SiO 2、Al 2O 3/SiO 2、HfO 2/SiO 2和La 2O 3/

式中, f ij 是三角型势阱中相应能级的占有数, Q 2

(E ij ) 和f 2(E ij ) 分别是与三角形势阱中的能级相对应的半台阶状势垒半无限宽势阱连续态能级上的电子态密度和费米分布函数。

3 结果与讨论

目前, 研究的高介电常数栅介质材料有很多, 但

究竟哪种材料适合作进一步按比例缩小的CM OS 器件的栅介质尚无定论[5]。本文在种类繁多的高介电常数材料中挑选Si 3N 4、Al 2O 3、H fO 2和La 2O 3等具有代表性的材料作为研究对象, 数值计算了Si 3N 4/SiO 2、Al 2O 3/SiO 2、H fO 2/SiO 2和La 2O 3/SiO 2堆叠栅介质M OS 器件的栅极直接隧穿漏电流, 进一步讨论了这几类器件的栅介质按比例缩小的情形。计算中, 相关参数选取如下:硅和二氧化硅的介电常数分别取E Si =11. 7, E ox =3. 9; 硅、二氧化硅和多晶硅的亲和势分别取V Si =4. 05eV 、V ox =0. 90eV, V poly =4. 05eV 。二氧化硅的禁带宽度取

为g, E g, 1. 12 图3 不同堆叠栅介质结构情形下栅极直接隧穿电流与

栅极电压及等效氧化层厚度的关系

Fig. 3 Gate tunneling curr ents vs. g ate v olt ages and

EO T s for M OST s w ith different g ate -stacked dielectrics @t ox =0. 5nm and t E OT =0. 5nm

第5期杨红官等:堆叠栅介质M OS 器件栅极漏电流的计算模型639

SiO 2。值得注意的是, 虽然H fO 2的介电常数(E =24) 大于Al 2O 3的介电常数(E =10) , 但由于其势垒高度(5B 2=1. 13eV) 小于Al 2O 3的势垒高度(5B 2=2. 8eV) , 所以, 综合的结果是, 在栅压小于0. 4V 时, 两者的堆叠栅介质结构栅电流基本一致; 而在栅压大于0. 4V 时, Al 2O 3/SiO 2介质结构的电流比HfO 2/SiO 2介质结构的要小。

为了研究堆叠栅介质结构MOS 器件按比例缩小的前景, 利用本文建立的模型数值, 计算了固定栅压下Si 3N 4/SiO 2、Al 2O 3/SiO 2、H fO 2/SiO 2和La 2O 3/SiO 2结构的隧穿电流密度随等效氧化层厚度的变化关系, 如图4所示。设定high -k /SiO 2中SiO 2缓冲层的厚度为0. 5nm , 同时画出了纯SiO 2层的栅极电流密度曲线, 以便于比较。一般说来, 在芯片功率限制为1W/cm 2的条件下, 若栅压为1V, 则最大允许的泄漏电流密度为1A/cm 2。图4中, 栅极电压固定为V g =1. 0V, 水平点线代表栅极电流密度的大小为J =1A/cm ; 而竖直点线所对应的横轴坐标就是在上述条件下不同栅介质结构的等效氧化层厚度。所得结果列于表2

。

2

从图4和表2可知, 虽然Si 3N 4和Al 2O 3在高温下与Si 的热稳定性较好, 但由于它们的介电常数不是很大(分别为7和10) , 所以, Si 3N 4/SiO 2、Al 2O 3/SiO 2堆叠栅介质结构只能适应未来1~2代集成电路技术的需求; H fO 2的介电常数较大(24) , 但是它的电子隧穿势垒高度较低(1. 13eV) , 因此, H fO 2/SiO 2栅介质结构同样也只能适应未来2代左右的技术需求。随着集成电路特征尺寸的进一步缩小, 开发具有较大介电常数和较高隧穿势垒的栅介质结构, 如La 2O 3/SiO 2, 将成为该领域一个重要的研究课题。

4 结 论

随着MOS 器件沟道长度的不断缩小, 使用高介电常数材料代替二氧化硅作栅极绝缘介质已迫在眉睫。本文采用顺序隧穿理论和传输哈密顿方法, 并考虑沟道表面量子化效应, 建立了高介电常数堆叠栅介质MOS 器件栅极漏电流的顺序隧穿模型。利用该模型, 数值研究了Si 3N 4/SiO 2, A l 2O 3/SiO 2, H fO 2/SiO 2和La 2O 3/SiO 2四种堆叠栅介质结构M OS 器件的栅极漏电流随栅极电压和等效氧化层厚度的关系; 依据计算结果, 简单地讨论了堆叠栅介质M OS 器件按比例缩小的前景。参考文献:

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图4 固定栅极电压(V g =1V) 下, 通过不同堆叠栅介质

结构的直接隧穿漏电流密度与等效氧化层厚度的关系

Fig. 4 Gate tunneling curr ent s vs. EO T s at V g =1V fo r

M OST s w ith differ ent g ate -st acked dielectr ics @t ox =0. 5nm and t EOT =0-1. 5nm

表2 栅压V g =1. 0V, 栅电流密度J =1A/cm 2时相应的几

种栅介质结构的等效氧化层厚度

Table 2 EOTs for M OSTs with diff erent gate -stacked die -lectrics @V g =1. 0V and J =1A/cm 2hig h -k /SiO 2中SiO 2缓冲层的厚度0. 5nm Si 3N 4/SiO 2

1. 22nm

A l 2O 3/SiO 20. 96nm

H fO 2/SiO 21. 05nm

L a 2O 3/SiO 20. 77nm

注:栅压V g =1. 0V , 栅电流密度J =1A/cm 2时相应的纯

21. 46。

(

第5期岳华伟等:采用虚拟时钟的多时钟域电路模型检测643

通过改写CT L , 可以只对x z 为1的部分进行符号模型检测, 而忽略x z 为0的部分。因此, 所需验证的部分仅为x z 为1的BDD 子图, 实际的复杂度并没有增加。对于CT L 改写, 与原电路类似, 在此不再赘述。

当然, 由于根节点选择的不同, 复杂度也相差很多。可以通过其他手段限制根节点的选取, 以减少复杂度。

参考文献:

[1]

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[2]

[3]

5 实验结果

使用本文所介绍的方法, 对一款SOC 总线系统

中的一部分进行了符号模型检测验证。所验证的总线部分采用IBM 的PLB64总线协议[6]。电路设计中, 同时使用了时钟的上升沿和下降沿。在此电路中, 引进虚拟时钟代替原时钟作用; 然后改写原电路, 并用CTL 对电路进行符号模型检测。验证结果发现了一些由于对外部输入信号约束不够严格而造成的bug 。修正约束条件后, 验证通过。

[5][4]

6 结 论

通过引进高频虚拟时钟代替原电路中的多个时钟, 并适当改写原电路和CTL 的办法, 实现了对多时钟域电路的符号模型检测验证。通过对改写前后复杂度的分析可以看出, 此方法并没有增加很大的运算量。使用此方法, 对一个实际电路设计进行验证, 得到了理想的结果。(上接第639页)

[7]

杨红官, 李晓阳, 喻彪, 等. 纳米级M O S 器件中电子直接隧穿电流的研究[J].微电子学, 2006, 36(5) :634-637. [8][9]

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[10]Y EO Y -C, K IN G T -J, H U C -M. Dir ect tunneling

作者简介:岳华伟(1980-) , 男(汉族) , 河

北人, 博士研究生, 2003年参加中科院计算所的/龙芯高性能嵌入式CPU 的应用研究0项目, 负责总线系统的设计及验证工作, 后从事集成电路模拟验证及形式验证的研究。

leakage current and scalability o f alternativ e g ate die -lect rics[J].A ppl P hys L ett, 2002, 81(11) :2091-2093.

作者简介:杨红官(1966-) , 男(汉族) , 河南夏邑人, 博士, 湖南大学副教授, 感兴趣的研究方向为深亚微米级和纳米级电子器件的设计、表征和应用研究。