信号采集电路的设计与实现

贵州大学

硕士学位论文

信号采集电路的设计与实现

姓名：文霞

申请学位级别：硕士

专业：软件工程

指导教师：刘宇红

20070501

贵州大学２００７Ｔ程硕ｌ：硕ｌ：学位论文

摘要

随着数字信号处理理论和计算机的不断发展，现代』：业生产和科学技术研究都需要借助数字处理方法，进行数字处理的先决条件是将所研究的对象进行数字化，也即数据采集与处理。高速数据采集技术目前已经在雷达，卢纳、软件无线电、瞬态信号测试等领域得到广泛应用。高速采样的核心技术一高速缓存的实现有三种方式：ＦＩＦＯ（先进先出）方式，双口ＲＡＭ方式，高速ＳＲＡＭ方式。目前国内成熟的高速数据采集产品的采样频率最高为３０兆赫兹左右。本课题要求信号采样通道带宽为２０兆赫兹，采样频率为５０兆赫兹，并在电脑上进行仿真实现。该功能单元一旦实现可广泛用于各种要求信号采集的电路，具有较高的实用价值。

数据采集技术是以前端的模拟信号处理、数字化、数字信号处理和计算机等高科技为基础而形成的一Ｉ’ｊ综合技术．是联系模拟世界与计算机之间的桥梁．随着计算机技术的飞速发展和普及，数据采集系统也迅速得剑应用．在科学研究中，应用数据采集系统可获得大量的动态信息，是研究瞬间物理过程的有力丁具。也是获取科学奥秘的重要手段之一．数据采集技术是一项基本的实删性技术，它被Ｊ“泛麻用丁－Ｉ刻像处理，振动测试，语音信号分析和瞬态信号分析等众多领域。目前不同性能指标的通用或专＿｝｝ｊＩ的数据采集系统，在各种领域中随处可见。但是，由了成本或技术开发等众多闪素的影响，一般的数据采集系统其速度和通道数不能满足一些特殊领域的测试要求，或者满足这些要求的系统又由丁成本相当高而使得向市场推厂。的难度加大。

本数据采集系统主要包括三部分：信号调理、Ａ／Ｄ转换、ＦＰＧＡ设计。输入的模拟信号经过前置放大器放人后进入采集系统，先经过信号调理电路进行信号的放大、滤波、使信号带宽限制在需要的范围内，并使信号的幅度与ＡＤＣ的量程相匹配；经过以上处理后，信号被送入采样保持器进行采样，然后被模／数转换器草化：转换后的数字量暂存在ＦＰＧＡ内部块ＲＡＭ设计的ＦＩＦＯ中，供ＤＳＰ读取并处理颦化后的数据被送入存储器进行存储以供处理。Ａ／Ｄ为系统的核心芯片，负责将经过调理通道后的模拟信号转换成数字信号。ＦＰＧＡ主要完成和ＤＳＰ芯片之间数据的缓冲、转换及传递，利用握手信号实现异步通信。Ａ／Ｄ控制码发送电路、数据转换电路、存储电路和时钟电路。

关键词：数据采集Ａ／Ｄ转换ＦＰＧＡＦＩＦｏ

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Ｉｎｖｉｅｗｏｆｔｈｅｎｅｃｅｓｓｉｔｙｏｆｄｉｇｉｔｉｚｉｎｇｓｉｇｎａｌｓａｔｈｉｇｈｅｒ

ｒｅｑｕｅｓｔｏｎｈｉｇｈｅｒｆｒｅｑｕｅｎｃｙ，ｓａｍｐｉｎｇｒａｔｅａｎｄｓａｍｐｉｎｇｐｒｅｃｉｓｉｏｎｈａｓｂｅｅｎａｄｖａｎｃｅｄ．

ｔｈｅ１ｉｍｉｔａｔｉｏｎｏｆｄｅｖｅｌｏｐｍｅｎｔｏｆＡＤＣ，ｉｔｉｓｄｉｆｆｉｃｕｌｔｔｏ

ａｃｈｉｅｖｅｈｉｇｈｓａｍｐｉｎｇｒａｔｅａｎｄｈｉｇｈｐｒｅｃｉｓｉｏｎｓｉｍｕｌｔａｎｅｏｕｓｌｙ．ＧｉｖｅｎｔｈａｔＨｏｗｅｖｅｒ．ｄｕｅｔｏｓａｍｐｉｎｇｒａｔｅｉｓｔｈｅ

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ａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍａｒｅａｌｓｏｄｉｓｃｕｓｓｅｄｉｎｔｈｉｓｄｉｓｓｅｒｔａｔｉｏｎ．

ａｒｅＴｈｅｍａｉｎｔａｓｋｓｏｆｔｈｉｓｄｉｓｓｅｒｔａｔｉｏｎｌｉｓｔｅｄｂｅｌｏｗ：

Ｆｉｒｓｔｌｙ，ｔｈｅｂａｓｉｃｐｒｉｎｃｉｐｌｅｏｆｄａｔａａｃｑｕｉｓｉｔｉｏｎｉｓｅｘｐｏｕｎｄｅｄ．ＴｈｅＳｃｈｅｍｅｓｔｏａｃｈｉｅｖｅｈｉｇｈ—ｓｐｅｅｄＤＡＳａｒｅｐｒｏｐｏｓｅｄ，ｄｅｓｉｇｎｔｈｅｄｏｕｂｌｅＣｈａｎｎｅｌＡ／ＤｃｏｎｖｅｒｔｅｒｕｎｉｔｓｂｙｕｓｉｎｇＡＤ９２８８．

Ｓｅｃｏｎｄｌｙ，ｔｈｅｐｉｖｏｔａｌｔｅｃｈｎｉｑｕｅｓｃｏｎｃｅｒｎｉｎｇｈｉｇｈ—ｓｐｅｅｄＩ｝ＡＳａｒｅ

Ａｎａｌｙｚｅｄａｎｄｄｉｓｃｕｓｓｅｄ．

Ｔｈｉｒｄｌｙ。ｂａｓｅｄ

ｏｆｓｙｓｔｅｍａｒｅｏｎｔｈｅｓｔｒｕｃｔｕｒｅｏｆＦＰＧＡ＋Ａ／Ｄ，ｈａｒｄｗａｒｅｃｉｒｃｕｉｔｓａｃｃｏｍｐｌｉｓｈｅｄ．

ＫｅｙＷｏｒｄｓ：ＤａｔａＡｃｑｕｉｓｉｔｉｏｎ，Ａ／Ｄｃｏｎｖｅｒｓｉｏｎ，ＦＰＧＡＦＩＦＯ

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原创性声明

本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究所取得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的科研成果。对本文的研究曾做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律责任由本人承担。

论文作者签名：盔鏊Ｅｔ期：星ＱＱ２生≤旦

关于学位论文使用授权的声明

本人完全了解贵州大学有关保留、使用学位论文的规定，同意学校保留或向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅；本人授权贵州大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或其他复制手段保存论文和汇编本学位论文。

（保密论文在解密后应遵守此规定）论文作者签名：立耋：导师签名：垒：２：主丝月期：星ＱＱ２生厶旦

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第一章绪论

１．１引言

随着数字信号处理理论和计算机的不断发展，现代工业生产和科学技术研究都需要借助数字处理方法，进行数字处理的先决条件是将所研究的对象进行数字化，也即数据采集与处理。高速数据采集技术目前已经在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用。

同模拟系统相比，数字系统具有更高的精度、更好的稳定性，而且随着计算机技术的发展与普及，数字设备越来越多的取代模拟设备，在生产过程控制和科学研究等广泛的领域中，计算机测控技术发挥着非常重要的作用。然而，外部世界的大部分信息是以一些连续的物理量形式出现的，要将这些信息送入计算机进行处理，就必须先将这些连续的物理量离散化，并进行量化编码，转换为数字量。将模拟信号转换成数字信号，然后送往处理器，进行处理、显示、传输与记录的过程，称为数据采集。数据采集技术是信息科学的一个重要分支，它同传感器技术、信号处理技术、计算机技术等一起构成了测控技术的基础。

１．２数据采集系统的构成要素

如图１－１所示，一个典型的数据采集系统由传感器、信号调理通道、采样保持器、Ａ／Ｄ转换器、数据缓存电路、微处理器及外设构成。

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图１－１数据采集系统的组成

１）传感器

传感器把待测的非电物理量转变成数据采集系统能够检测的电信号。理想的传感器能够将各种被测量转换为商输出电平的电量，提供零输出阻抗，具有良好的线性。

２）信号调理通道

从传感器输出的信号必须经过调理才能够连入数据采集板，信号调理通道主要完成了模拟信号的衰减、放大、隔离、滤波、传感器激励和线性化等功能。理想的传感器能够将被测量转换成高输出电平的电量，但是实际情况下，数据采集时，来自传感器的模拟信号一般都是比较弱的低电平信号，因此需要对信号进行放大。而Ａ／Ｄ转换器的分辨率以满量程电压为依据，因此为了充分利用Ａ／Ｄ转换器的分辨率，需要把模拟输入信号放大到与其满量程电压相应的电平。而传感器和电路中器件不可避免的会产生噪声，周围各种各样的发射源也会使信号耦合上噪声，因此需要利用滤波器衰减噪声以提高输入信号的信噪比。

①放大

微弱信号都要进行放大以提高分辨率和降低噪声，也就是使调理后信号的最大电压值和ＡＩ｝Ｃ的最大输入值相等，这样可以提高精度。同时，高分辨率可以降低高放大倍数要求并可以提高较宽的动态范围。仪器信号调理的前端系统有几种放大模式，靠近传感器的微弱信号经过放大增益，最后只把大信号送给计算机，以使噪声影响减到最小。

②隔离

隔离也是信号调理中的一种。从安全的角度把传感器信号同计算机隔离开，因为被监测系统可能产生瞬时高电压。另一个原因是隔离可使从数据采集板出来的数据不受地电位和输

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入模式的影响。当输入ＤＡＱ板的信号与得到的信号不共地时，可能产生较大误差甚至损坏系统，而用隔离办法就能保证信号的准确。

③滤波

滤波可以消除噪声和不必要的干扰，噪声滤波器通常用于输入的信号是直流信号。许多仪器信号调理模块都有合适的低通滤波器。交流信号通常需要抗失真的低通滤波器，因为这样的滤波器有一个陡峭的截止频率，因而几乎能够完全消除高频干扰信号。

④激励

信号调理也能够为某些传感器提供工作电流。ｌｌＴ璐（温度／电阻）需要电流将电阻变化反映出来，而应变片需要一个完备的桥式电路及电源。很多设备都提供电流源以便使用这些传感器。

⑤线性化

很多传感器对被测量的量都有非线性响应，因而需要对输出信号进行线性化。

３）采样保持器

Ａ／Ｄ转换器完成一次转换需要一定的时间，而在转换期间希望Ａ／Ｄ转换器输入端的模拟信号电压保持不变，才能保证正确的转换。当输入信号的频率较高时，就会产生较大的误差，为了防止这种误差的产生，必须在Ａ／Ｄ转换器开始转换之前将信号的电平保持，转换之后又能跟踪输入信号的变化，保证较高的转换精度。为此，需要利用采样保持器来实现。４）Ａ／Ｄ转换器

模拟信号转换成数字信号之后，才能利用微处理系统对其处理。因此Ａ／Ｄ转换器是整个采集系统的核心，也是影响数据采集系统采样速率和精度的主要因素之一。对于高速模数转换器内部一般都集成了采样保持器ｓ／Ｈ和多路数据分配器，以保证采样的精度并降低后续存储器的要求。

５）数据缓存电路

对于高速数据采集系统，采集量化后的数据速率非常高而且数量大，微处理系统无法对数据进行实时处理，因此需要存储器对数据进行缓存。

６）微处理器和外设

微处理器负责数据采集系统的管理和控制工作，对采集到的数据进行运算和处理，然后送到外部设备。

１．３高速采集系统的发展现状

人们对数据采集系统的要求越来越高，特别是在一些需要在极短时间内完成大量数据采集，进行实时处理的场合，对数据采集系统的速度提出了非常高的要求。相应的，人们对数据采集系统的存储能力，接口能力以及抗干扰能力也提出更高的要求，这是数据采集发展的方向。

从目前来看，数据采集系统的发展趋势是低速低分辨率往高速高分辨率发展。但是由于受到器件和工艺的限制，实现真正的高速高分辨率的数据采集系统还具有相当大的困难。因为数据采集系统的核心器件Ａ／Ｄ转换器的两个主要指标，即采样速率和分辨率是转换器中的一对矛盾。测量业界的两大巨头安捷伦和泰克，为了提高其产品的性能，投入大量的资金在Ａ／Ｄ转换器的发展上，安捷伦公司利用２０个２５０№／ｓ的８位分辨率Ａ／Ｄ组合成５６ｓ／ｓ的Ａ／Ｄ，泰克公司利用第三代技术的“７ＨＰ”制程，制成取样率８Ｇｓ／ｓ、１０Ｇｓ／ｓ和２０Ｇｓ／ｓ的分辨率８位ＡＤｃ。尽管测量仪器供应商在２０００年即开始使用取样率２Ｇｓ／ｓ的Ａ／Ｄ，由于这些芯片都是用户定制的专用Ｉｃ，不会出现在半导体元件的销售市场货架上。直到２００５年，Ｍａｘｉｍ、Ｎｓ和Ａｔｍｅｌ三家在技术得到突破，相继推出取样率１ＧＳ／Ｓ、１．５ＧＳ／Ｓ、２ＧＳ／Ｓ和分辨率８位、ｌＯ位的Ａ／Ｄ，推动了高速数据采集系统的发展。最具代表性的高速Ａ／Ｄ芯片如下：Ｍａｘｉｍ公司的ＫＡＸｌＯｑ／１０６／１０８，最高取样率１．５Ｇｓ／ｓ，分辨率为８位，模拟输入带宽２．ＯＧＨｚ。ＮＳ公

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司的ＡＤＣ０８ＤＳ００／１０００／１５００，最高取样率１．５Ｇｓ／ｓ，分辨率８位，双路模拟输入带宽１．７ＧＢｚ。Ａｔｍｅｌ公司的ＡＴ８４ＡＳ００３／００４，最高取样率２ＧＳ／ｓ，分辨率１０位，模拟输入带宽３．ＯＧｌｔｚ。因此国内外的数据采集相关产品主要局限于高速低分辨率和低速高分辨率的数据采集系统。１．４设计要求和研究内容

根据设计要求，本课题研究的高速数据采集系统需要达到以下技术指标：模拟输入带宽；２０ＭＨｚ

系统采样频率：５０１９ｌｚ

系统分辨率：８ｂｉｔ

本课题研究内容：

１）信号调理电路的设计：

２）Ａ／啭换器的选择与外部电路的设计；

３）ＦＰ６Ａ的内部逻辑设计。

第二章高速数据采集系统的关键技术

２．１数据采集的基本理论

并行采样技术是高速并行数据采集系统实现的基础。此外，系统采集时钟的实现、高速Ａ／Ｄ输出的高速数据的传输和存储以及高速系统的印制板电路的设计对于高速数据采集系统的实现也至关重要。本章对系统实现中所存在的关键技术进行了讨论，包括并行采样技术、频率合成技术、高速数据的传输和存储技术、以及高速系统的印制板设计技术。首先，对数据采集一些基本理论进行简单的见、介绍。数据采集的基本理论主要包括模数转换、采样定理和采样方式。

２．１．１模数转换过程

模数转换就是将模拟量转换为数字量的过程，主要分为采样保持、量化与编码三个步骤，如图２—１所示。

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图２－１模数转换

连续的模拟信号ｘ（ｔ），按一定时间间隔Ｔｇ进行采样，保持后得到台阶信号ｘ，（ｎＴＪ。再经过

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量化变为量化信号ｘｎ（ｎＴｓ），最后经过编码得到信号ｘ（ｒ１）。在现代Ａ／Ｄ器件中，这三个步骤都在同一器件中完成。

采样就是不断的以固定的时间间隔采样模拟信号。由采样定理可知，用数字方式处理模拟信号时并不是使用在整个作用期间无穷多个点的值，而只需要取样点的值就足够了。因此，在前后两次取样的时间间隔内，Ａ／Ｄ将取样所得的模拟信号值暂时存放在存储介质上，通常是电容器上，以便将它量化和编码。

量化是将模拟量转化为数字量的过程，量化电平定义为满量程电压ｖ。与２的Ｎ次冥的比值，Ｎ为数字信号的二进制位数。量化电平一般用ｑ表示，因此有ｑ＝‰／２ｌ。由于量化是用一些不连续的数来逼近精确采样值的过程。因此量化过程中必然存在误差，这种误差称为量化误差ｅ。量化误差是随机变量，分布在区域－ｑ＜ｅ＜Ｏ或区Ｊ曦－ｑ／２＜ｅ＜ｑ／２。如果码位足够多时，量化误差可以降低到一个很小的程度。１

模数转换过程的最后阶段是编码，编码是指把量化信号的电平用数字代码表示，编码有多种形式，例如二进制、格雷码和８ＣＤ码，二进制编码是目前广泛采用的编码方式。２．１．２采样定理

理论分析指出为了正确地观测波形，只要恰当选择采样频率才能用所得的取样值序列恢复出原信号波形。取样频率过低会产生频谱重叠效应，造成波形失真，取样序列不能真实的反映原始信号。按照奈奎斯特采样定理，任意一个最高频率为ｆ－的模拟信号，只要满足条件采样周期Ｔ＜ｌ／２Ｌ，才能够用时闻间隔为Ｔ的一系列离散取样值来代替它，而不会失去该信号的任何信息，理论上可以精确地重建原信号。需要指出的是，如果用２倍奈奎斯特频率采样２ｆ．，则必须使用截至频率为ｆＩ的理想低通滤波器才能恢复原来的模拟信号，如果采样频率大于２倍奈氏频率，那么就可以放宽对低通滤波器截至频率的要求。付出的代价是对同样的输入信号采样需要更高的采样率，这就对Ａ／Ｄ提出更高的要求。

２．１．３采样方式

数字化采样方式主要有实时采样和等效采样两种，而等效采样又分为顺序采样和随机采样两种。

实时采样的原则是从数字化一开始，按照一个固定的次序来采集的，一直将整个波形采样完毕后存入波形存储器中。实时采样的优点在于信号波形一到就采样，因此适合任何形式的信号波形，周期的或者非周期的，单次的或者是连续信号。又由于所有的采样点是以信号出现的时间为顺序的，因此利于波形的显示处理。

顺序采样是指在被测信号的周期内取样一次，采样点的采集是按一个固定的次序进行的。即在屏幕以上左向右的进行采集．每到来一个新的触发事件就采集一个采样点。为了填满一个完整的波形记录，记录中有多少个存储位置就需要多少个触发事件。当第一个触发事件到来以后就立即采集第一个采样点。并将其存入存储器．第二个触发事件则用来驱动一个定时系统。此定时系统将产生一个很小的时间延迟Ａｔ。经过这个Ａｔ的延迟时间以后，再采集第二个采样点，在扫迹存储器中的时间分辨率就等于这个小的延迟时间Ａｔ，其值可能小于５０微微秒。第三个触发事件到来后，该定时系统则产生２Ａｔ的延迟时间。此延迟时间过后再采集第三个采样，并这样进行下去。这就是说第１１个新的采样点的采集是在相对于类似的触发事件延迟了（Ｉｒｌ）Ａｔ的时间以后进行的。其结果是显示的波形是由按固定次序出现的采样点而构成的。即第一个采样点在屏幕的最左边，接着各采样点集资向右构成显示波形。在顺序采样模式下，采集波形的周期数，即触发事件数等于存储器的记录长度。顺序采样可以实现后触发延迟功能，但是不能提供预触发信息。在快速时基设置之下，填满一个存储器记录所需的时间是很有限的。其速度比随机采样要快得多。

随机采样不是在信号的一个周期内完成全部取样过程，第一组采样点是在随机的时刻

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采集的，而与触发事件无关，这些采样点之间的时间隔为一已知的时间，由采样时钟来确定，当示波器在等待触发事件到来时，其内部就在连续的进行采样并将结果贮存起来。当一个触发事件到来时示波器内的一个定时系统就从这一时刻开始直到下一个采样点时刻进行时间测量。由于采样间隔是固定的，因此示波器就能够从此测量的时间计算出所有采集的采样点在存储器中的位置（见图２＿２）。当第一次采集的所有采样点存贮完毕以后，就开始采集一组新的采样点并等待新的触发事件，新触发事件到来以后，计时系统又进行新的时间测量并计算出这些新的采样点位置。这些新的采样点落在一次采集的采样点填充位置之间的未填充位置，用这种方法，波形扫迹就由在ｘ轴上的随机位置上出现的一组采样点所构成。在最快的时基设置之下，使用随机采样的方法填满一个完整的波形记录所花的时间要比顺序采样的方法多很多，因为这时是用统计的方法来填充所有的存储器位置。随机采样技术的优点在于可以

图２－２随机采样时扫迹的构成情况

２．２并行采样技术

系统的采样率为高速数据采集系统中最关心的指标，其实现依赖于芯片Ａ／Ｄ的工作频率，对于高采样率数据采集系统的实现，利用单片高速Ａ／Ｄ转换芯片是最为常见的方式，．其实现也较为简单，但是由于高速Ａ／Ｄ的价格昂贵，而且由于高采样率的Ａ／Ｄ的分辨率往往不高，因此对于高采样率和高分辨率数据采集系统的实现，并行采样利用多片低采样率Ａ／Ｄ实现高速采样率是可以降低高速数据采集系统的成本，对高速数据采集系统的实现有着重要的意义。

２．３高速数据传输和存储技术

高速数据采集系统中，为了保证处理器能够正确的处理Ａ／Ｄ输出的数据，数据的正确传输和存储显得非常重要。高速稳定可靠的数据传输技术在高速数据采集系统中扮演着重要的角色，而随着数据传输速度越来越快，对数据的抗干扰性的要求也越来越高，传统的数据传输标准，例如ＲＳ－４２２，ＲＳ４８５，ＳＣＳＥ和ＰＥＣＬ等传输标准已无法满足设计高速数据采集系统的设计要求，而ＬＶＤＳ技术的出现无疑解决了一般传输标准无法满足高速数据传输要求的窘困。

２．３．１高速数据存储策略

低速数据采集系统在对数据进行处理时，由于数据传输率低，采集到的数据量较小且不需要备分，往往采取实时处理的方法。但是，在诸如遥测、遥感等采集操作的数据传输速率高、需要采集保存的数据量大的时候，无法做到实时分析和处理，而必须将采集到的数据以适当的方式存储起来，以供后续的分析和处理。所以在设计这样的高速数据采集系统时，必须采取恰当的存储策略。

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高速数据存储主要分为异地存储和本地存储。异地存储，是指高速数据采集机采集下来的数据不是存储在高速数据采集系统本身，而是通过例如高速总线等途径存储在远程介质中，本地存储是将数据存储到高速数据采集系统自带的存储系统中。这里，只针对本地存储进行讨论，本地存储必然涉及到存储器，选择什么样的存储器以满足系统的要求是非常重要的，如果存储器跟不上高速数据采集系统的输出数据的速度，那么数据就会丢失，这是设计中不希望发生的。要跟上高速数据的速度则需要高速存储器，但高速的存储器的价格随着工作频率成倍的增加，因此，如何突破存储器工作频率的限制，降低高速数据采集系统的成本是系统设计需要充分考虑的。为此，可以采用分时存储技术和数据降速存储技术解决该问题。１）分时存储

如图２－３所示，分时存储技术利用一个高速锁存器将采集的高速数据锁存，而后利用多个相对慢速的存储器对数据进行存储以保证数据存储的可靠性。由于多个静态存储器分时参与了数据存储的过程，使得多个慢速静态存储器分时存储操作过程进行了叠加，其效果等效于高速静态存储器的操作。．

图２—３分时存储

２）数据降速存储技术

所谓数据降速存储技术，就是对在数据存储之前将高速数据的速度降低到低速存储器可以及时存储的程度。该方法避免了多个存储器的使用，只需利用一个大容量的存储器就可以实现数据的存储，实现起来相对分时存储简单。设计中可以利用串并转换电路对数据进行降速处理以满足后续的存储器速度较低的要求。

串并转换电路的基本原理为数据的串并转换，将数据依次存入串行移位寄存器中，然后并行输出，降低了传输数据的速度，以满足存储器工作速度的要求．

２．３．２ＦＩＦＯ存储器

在确定了合适的存储策略后，需要利用存储器对数据进行缓存，以解决微处理系统无法实时处理的问题。由于先进先出存储器ＦＩＦＯ进行读写操作时不需要地址线的参与，控制简单，因此ＦＩＦＯ得到广泛的应用。ＦＩＦＯ在同一个存储单元配有两个数据口，一个是输入口，负责数据的写入，另一个是输出口，负责数据的输出．ＦＩＦＯ在操作时由“满”和“空”两个标志位来表示存储器的不同状态。

ＦＩＦＯ分为同步ＦＩＦＯ和异步ＦＩＦＯ两种，两者区别在于同步ＦＩＦＯ读写时钟共用一个时钟，而异步ＦＩＦＯ的读写时钟由不同的时钟提供，由一个时钟域的控制信号将数据写入ＦＩＦＯ，而由另一个时钟域的控制信号将数据读出ＦＩＦＯ。两者用于不同的场合，但是由于同步ＦＩＦＯ的工作频率高，操作较异步ＦＩＦＯ简单，而且能够方便通过控制读写使信号来实现异步ＦＩＦＯ

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的功能，因此在ＦＩＦＯ的设计中被广泛的采用。ＦＩＦＯ主要由存储阵列、地址逻辑块和标志逻辑块构成。图２—４为同步ＦＩＦＯ的原理图。

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图２－４ＦＩＦ０的原理图

读写指针都指向一个内存的初始位置，每进行一次读写操作，相应的读写指针就递增一次，指向下一个内存位置．当指针移动到了内存的最后一个位置，它又重新跳回初始位置。在ＦＩＦＯ为空时的读操作和ＦＩＦＯ为满时的写操作都属于误动作，因此需要设置空标志和满标志两个信号，这两个标志是根据读写指针的值来判断的。当读写指针的值之差为０时，表明ＦＩＦＯ为空，ＦＩＦＯ空标志有效，当该两个指针值之差为ＦＩＦＯ的深度的时候，表明ＦＩＦＯ为满，ＦＩＦＯ满信号有效。

２．４现场可编程门阵列ＦＰＧＡ

现场可编程门阵列（ＦＦＧＡ，ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）的出现是超大规模集成电路（ＶＬＳＩ）技术和计算机辅助设计（ＣＡＤ）技术发展的结果，是当代电子设计领域中最具活力和发展前途的一项技术，它的硬件描述语言的可修改性，高集成性，高速低功耗，开发周期短，硬件与软件并行性，决定了它的崛起是必然的趋势。现场可编程门阵列ＦＰＧＡ器件是ＸＩＬＩＮＸ公司１９８５年首家推出的，它是一种新型的高密度ＰＬＤ，采用ＣＭＯＳ－ＳＲＡＭＩ艺制作，其内部由许多独立的可编程逻辑模块（ＣＬＢ）组成，逻辑块之间可以灵活的相互连接。ＣＬＢ的功能很强，不仅能够实现逻辑函数，还可配置成ＲＡＭ等复杂的形式。配置数据存放在片内的ＳＲＡＭａ－Ｅ者熔丝图上，基于ＳＲＡＭ的ＦＦＯＡ器件工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的ＥｍｅＯ喊者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。近年来，ＦＰＧＡ市场发展十分迅速，各大ＦＦＯＡ厂商，有代表性的是ＡＬＴＥＲＡ公司，ＸＩＬＩＮＸ公司，ＣＡＤＥＮＣＥ公司，不断采用新技术来提高ＦＦＯＡ器件的容量，增强软件的性能，

使ＦＦＯＡ成为一款真正的ＣＰＵ，基于不同应用软件可添加不同的外设，更快的达到用户的系统要求。ＦＦＯＡ灵活无限制的结构和可重复编程的特性可以为设计者提供灵活多变的选择，它具有集成度高、体积小、功耗低、控制简单的优点。可以集数据采集、传输、处理、通讯于一体。因此，在只需要简单的数据处理的情况下，ＦＰＧＡ能够提供比专用高速ＤＳＰ更好的解决方案，并且能够更好地满足时序严格的高速数据采集系统的要求。

ＦＰＧＡ一般有三种可编程电路和一个用于存放编程数据的ＳＴＡＭ组成。这种可编程电路是：可编程逻辑块（Ｃｏｎｆｉｇｕｒａｂｌｅ

ＩＲ（ＩｎｔｅｒｃｏｎｎｅｃｔＲｅｓｏｕｒｃｅ）。ＬｏｇｉｃＢｌｏｃｋ）、输入／输出模块ＩＯＢ（Ｉ／ＯＢｌｏｃｋ）和互连资源

２．４．１可编程逻辑块ＣＬＢ

ＣＬＢ是ＦＰＧＡ的主要组成部分，是实现逻辑功能的基本单元。它主要由逻辑函数发生器、触发器、数据选择器等相关逻辑电路组成。这里的所谓函数发生器均为查找表结构

（Ｌｏｏｋ—ｕｐ＿Ｔａｂｌｅ），其工作原理类似于ＲＡＭ，通过查找ＲＡＭ中的存储数据，就可以得到任意组合逻辑输出。目前ＦＰＧＡ多使用４输入的ＬＵＴ，所以每一个ＬＵＴ可以看成一个有４位地址线的１６ＸＩ的ＲＡＭ，当用户通过原理图或者ＨＤＬ语言描述了一个逻辑电路以后，ＦＦＯＡ开发软件会自动计算逻辑电路的所有可能的结果，并把结果先写入ＲＡＭ，这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

２．４．２ＦＰＧＡ设计中的关键技术和在信号处理中的设计原则：

原则一：面积和速度的平衡和互换

这里面积是指一个设计消耗ＦＰＧＡ的逻辑资源的数量，对于ＦＦＯＡ可以用所消耗的触发器（ＦＦ）和查找表ＣＬｉｆｆ）的数量，更一般的衡量方式可以用设计所占用的等价逻辑门数。速度指设计在芯片上稳定运行，能够达到的最高频率，这个频率由设计的时序状况决定。面积和速度这两个指标贯穿着ＦＰＧＡ设计的始终，是设计质量评价的终极标准。

面积和速度是一对对立统一的矛盾体。要求一个设计同时具备设计面积最小，运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求（包括对设计频率的要求）的前提下，占用最小的芯片面积。或者在规定的面积下，使设计的时序余量更大，频率跑得更高．这两种目标充分体现了面积和速度平衡的思想。作为矛盾的两个部分，面积和速度的地位是不一样的，就要看设计的侧重点。面积和速度可以互换，从理论上讲，一个设计如果时序余量较大，所能跑的频率远远高于设计要求，那么就能通过功能模块的复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计所要求的频率，那么一般可以通过将数据流串并转换，并行复制多个处理模块，对整个设计采取“兵乓操作”和“串并转换”，在芯片输出模块再对数据进行并串转换，从宏观看整个芯片满足了处理速度的要求，这相当于用面积复制换取速度。

原则二：数据接口的同步设计原则

如果输入数据的节拍和本级芯片的处理时钟同频，可以直接用芯片的主时钟对输入数据寄存器采样，完成输入数据的同步化：如果输入数据和本级芯片的处理时钟是异步的，则只是要用处理时钟对输入数据做两次寄存器采样，才能完成输入数据的同步化。需要说明的是用寄存器对异步时钟域的数据进行两次采样，是为了防止亚稳态（数据不稳定态）的传播，使后级电路处理的数据都是有效的电平。但这样做不能完全保证所有数据都是有效的电平，比较保险的办法是用异步ＲＡＭ或异步ＦＩＦＯ完成异步时钟域的数据转换，在输入端口用上级时钟写数据，在输出端口用本级的时钟读数据，这样就可靠的完成了异步时钟域之间的数据同步转换。

原则三：流水线处理原则

在ＦＦＯＡ设计中，如果有效提高系统运行速度是很重要的问题，我们看一看一般的设计时间花消，如图２－５：——』帅—————一

图２－５设计的时间花销

其中Ｔｃｏ是触发器时钟到数据输出的延时，Ｔｄｅｌａｙ是组合逻辑延时，Ｔｓｅｔｕｐ是触发器建立时间。

假设数据已经被时钟的上升沿打入Ｄ触发器，那么数据到达第一个触发器的Ｑ要Ｔｃｏ，再经过组合逻辑延时Ｔｄｅｌａｙ到达第二个触发器的Ｄ，要想数据能再第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，所以最小的时钟周期为Ｔ＝Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，最快的时钟频率Ｆ＝Ｉ／ｒ，也即为Ｆｍａｘ。

由于Ｔｃｏ、Ｔｓｅｔｕｐ是具体的器件和工艺决定的，我们作设计只可以改变Ｔｄｅｌａｙ，所以缩短组合逻辑延时是提高系统速度的关键。

可以将较大的组合逻辑分解为较小几块，中间插入触发器，这样可以提高电路的工作频率，这就是流水线技术的基本原则，如图２－６。

图２－６流水线技术原理

原则四合理使用ＰＬＬ原则

在逻辑设计中，有时侯需要将主时钟分频或者反向，这时应该尽量使用ＦＦＧＡ片内集成的ＰＬＬ，因为用这些ＰＬＬ可以完成时钟的高精度、低抖动的倍频、分频、移相等操作，精度非常之高，一般在ｐｓ数量级。这样可以提高电路的稳定性，减小时钟时延带来的误操作。原则五信号延时

对ＦＰＧＡ来说，由于路径必须通过电晶体开关，因此连线延时一直是路径延时的主要部分。信号每通过一个逻辑单元，就会产生一定的延时。延时的大小除了受路径长短的影响外，还受器件内部结构特点、制造工艺、工作温度、工作电压等条件的影响。现有的ＦＰＧＡ设计软件都可以对内部延时进行比较准确的预测。器件内部延时越大，器件的工作速度也就越低，所以降低信号传输延时是提高处理速度的关键。

而在有些情况下，需要对信号进行一定的延时处理，以完成特定的功能。利用Ｄ触发器可以在时钟的控制下对信号进行延时，这种方法的最小延时时间可以是时钟周期的一半。

如图２－７，电路可以将输入信号ＤＡＴＡＩＮ分别延时０．５和１．５个时钟周期，ＤＡＴＡＯＵＴｌ是将ＤＡＴＡＩＮ延时０．５个时钟周期后输出的信号，ＤＡＴＡＯＵＴ２是将ＤＡＴＡＩＮ延时１．５个时钟周期后的输出信号。

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ＤＡ－ｒＡｏＵＴｌ

图２＿７采用Ｄ触发器控制时延

在ＱＩＩＡＲＴＯ￥ＩＩ巾仿懿波形如Ｆ：

图２－８信号的时延

如果需要比较精确的延时，则必须引入高速时钟信号，利用Ｄ触发器、移位寄存器或计数器来实现。延时时间的长短可通过设置Ｄ触发器个数或移位寄存器的级数以及计数器的记数周期来调整，而延时的时间分辨率则由高速时钟的周期来决定，高速时钟频率越高，时间分辨率也越高。利用Ｄ触发器和移位寄存器作为延时器件，不能实现较长时间的延时，这是因为使用过多的Ｄ触发器和移位寄存器会严重消耗ＦＰＧＡ器件的资源，降低其它单元的性能，所以长时间的延时单元可以通过计数器实现。无论是用Ｄ触发器、移位寄存器还是用计数器，所构成的延时单元都能够可靠工作，其延时时间受外界因素影响很小。

在使用分立的数字逻辑器件时，为了将某一信号延时一段时间，有些设计人员往往在此信号后串接一些非门或其它门电路，通过增加冗余电路来获取延时，但是这样得到的延时都不会是固定值，它受到诸如器件结构、工作温度等因素的影响，属于不可靠延时。在设计中应该避免使用这种方法。

第三章系统方案设计

３．１系统总体方案

设计要求信号采样通道带宽２０兆赫兹，采样频率５０兆赫兹，可以采用一片采样速率高于５０兆赫兹的Ａ／Ｄ进行采样，鉴于ＦＰＧＡ内部具有丰富的触发器和Ｉ／ｏ引脚，设计周期最短，具有可编程性和实现方案容易改动的特点。因此系统采用了Ａ／Ｄ＋ＦＰＧＡ的方案。系统的原理框图如图３－ｌ所示。

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图３－１系统原理框图

由系统原理图可知，整个数据采集系统主要包括三部分：Ａ／Ｄ转换器，现场可编程逻辑器件ＦＰＧＡ和数字信号处理器ＤＳＰ。Ａ／Ｄ为系统的核心芯片，负责将经过调理通道后的模拟信号转换成数字信号。ＦＦＧＡ主要完成一些硬件电路的设计，Ａ／Ｄ控制码发送电路、数据转换电路、存储电路和时钟电路。ＤＳＰ完成数据处理，本课题对ＤＳＰ设计不作要求。

输入的模拟信号经过前置放大器放大后进入采集系统，先经过信号调理电路进行信号的放大、滤波、使信号带宽限制在需要的范围内，并使信号的幅度与ＡＤＣ的量程相匹配：经过以上处理后，信号被送入采样保持器进行采样，然后被模／数转换器量化；转换后的数字量暂存在ＦＰＧＡ内部块ＲＡＭ设计的ＦＩＦＯ中，供ＤＳＰ读取并处理量化后的数据被送入存储器进行存储以供处理。

该数据采集电路由信号调理电路、Ａ／Ｄ转换电路、ＦＰＧＡ电路组成。ＦＰＧＡ主要完成和ＤＳＰ芯片之间数据的缓冲、转换及传递，利用握手信号实现异步通信。该电路工作在１Ｖｐ－ｐ差分工作模式，采用内部电压参考，最高采样频率可达１００ＭＳ／ｓ。

首先，ＦＰＧＡ向Ａ／Ｄ的寄存器写入控制字，选择Ａ／Ｄ的工作模式；然后ＦＰＧＡ内部的锁相环对输入时钟进行倍频，将倍频后的时钟送到外部的锁相环，外部锁相环产生．Ａ／Ｄ转换器的采样时钟。Ａ／Ｄ开始模拟信号到数字信号的转换，并将转换后的数据送入ＦＰＧＡ中。而后ＦＰＧＡ内部电路将处理后的数据存储在内部存储器中；最后ＤＳＰ将存储器中的数据读出。该数据采集系统如图１所示。他主要由Ａ／Ｄ变换器、先进先出（ＦＩＦＯ）存储器、接口电路和控制电路等组成。系统有２种工作模式：内触发模式和外触发模式。工作于内触发模式时，在主机（数字信号处理机或Ｐｃ机）的控制信号作用下，Ａ／Ｄ变换器采集的数据存入ＦＩＦＯ中，当ＦＩＦＯ存满时发出满信号，并停止写入，等待主机读出数据。主机收到满信号时，通过接口电路向ＦＩＦＯ发出读使能信号和读时钟，读出存储的数据。工作于外触发模式时，主机发复位信号对整个系统复位，使之处于准备状态，等待外触发脉冲的到来，外触发信号到来时开始把Ａ／Ｄ变换器采集的数据写入ＦＩＦＯ，当ＦＩＦＯ存满时发出满信号，并由主机读出数据。ＡＤ９２８８的模拟输入端和时钟输入端都要求差分输入。模拟信号输入的适配电路采用ＡＤ８０３２差分驱动器；时钟信号输入采用ＥＣＬ驱动器＾．Ｃ１００ＥＬｌ６。

在高速数据采集系统中，由于模数转换的速率很高，通常都采用分路数据输出的结构。基于这种思想，ＡＤ９２８８内部将数据分为Ａ，Ｂ两路输出，同时提供２个彼此反相的时钟（ＤＣＯ＋和Ｄｃｏ－），以便后续设备锁存数据。这就使数据输出速率降低了一倍，从而降低了对存储

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器的读写速度要求。系统采用两片ＦＩＦ０对这两路数据进行并行存储。

另外，对于高速数字系统来说，精确的时序控制也是十分重要的，在设计阶段必须加以精心考虑。由于在主机的控制下向ＦＩＦ０发出的写使能信号与数据锁存时钟不同步，为了确保两路数据始终以正确的顺序分别存入两片ＦＩＦ０，必须用数据锁存时钟对写使能信号进行定位，时序如图２所示。ＣＬＫＡ和ｃＬ如分别为Ａ，Ｂ两片ＦＩＦ０的写时钟，他们是由Ｄｃｏ＋经时钟调整电路后而得到的；△ｔ为ＣＬｌ（＾和ＣＬＫ之＿问的相位差；舵。为在主机的控制下向ＦＩＦ０发出的写使能信号；ｃＬｋ由ｃＬＫ一延时后得到，作为写使能信号的定位时钟；ｗＢｍ为ＦＩＦ０的写使能信号。３．２关键器件的选择

整个系统的关键器件包括～Ｄ转换芯片，现场可编程逻辑阵列ＦＴＧＡ。

３．２．１Ａ／Ｄ器件的选择

Ａ／Ｄ变换是数据采集的重要部分，如何根据系统设计的要求来选择合适的高速的Ａｔ）昵？目前高速ＡＤ转换器主要有：闪烁式或全并行ＡＤＣ、分级式ＡＤＣ和每级一位式ＡＤＣ．闪烁式或全并行ＡＤＣ（ｆｌａｓｈｏｒｐａｒａｌｌｅｌＡＤＣ）是一种转换速率最快的ＡＤＣ，它采用大量的比较器和电阻器，一个Ｎ位闪烁式ＡＤＣ需要２ｎ个电阻器和２０－１个比较器。闪烁式ＡＤＣ要实现快速转换，每个比较器必须在相当高的功率状态下工作，其存在的问题是有限的分辨率、功耗大和芯片尺寸大（成本商）。分级式ＡＤＣ又称流水线或多级式ＡＤＣ（ｓｕｂｒａｎｇｉｎｇ，ｐｉｐｅｌｉｎｅｄ，ｍｕｌｔｉｓｔｅｐＡＤＣ），它是将两个或多个较低分辨率的闪烁式ＡＤＣ组合起来构成一个高分辨率、高转换速率的ＡＤＣ。分级式ＡＤＣ转换速率虽然没有单纯的闪烁式ＡＤＣ快，但它比逐次逼近式要快得多，而且在分辨率相同的情况下其电路的复杂性和功耗大大低于闪烁式ＡＤＣ。

现代高速ＡＤＣ的主要特点是：１集成度高，将基准电压源、采样保持器和增益放大器等外围单元与ＡＤＣ一起集成在一块芯片上。２单电源高性能。３低功耗、低价格。

本课题要求实时采样率５０ＭＳＰＳ，输入模拟带宽２０ＭＨｚ，综合考虑选用美国模拟器件公司（ＡＤｌ）的ＡＤ９２８８，ＡＤ９２８８是一款双８ｂｉｔ高速模数转换器，两个ＡＤＣ可以独立工作，它可以提供与单通道Ａ／Ｄ转换器同样优异的动态性能，但比使用２个单通道Ａ／Ｄ转换器具有更好的抗串扰性能。ＡＤ９２８８分三个型号，采样率最高分别为５０ＭＳ／ｓ，８０ＭＳ／ｓ，１００功耗分别为１５６ｍＷ，１７１ｍＷ，１８０ＭＳ／ｓ：ｍｗ。内部集成了跟踪保持电路和基准电路，单电源工作。平行输出接口，兼容ＴＴＬ／ｃＭ０ｓ格式，工业标准温度工作范围，４８ＰＩＮＬＱＦＰ封装（尺寸只有７９ｌＸ７ｕ），适合应用与高速信号测量仪器，无线通讯设备。ＡＤ９２８８管脚定义及原理图如图３－２．

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图３－２ＡＤ９２８８管脚定义及原理图

３．２．２ＦＰＧＡ的选择

选定系统的核心芯片Ａ／Ｄ后，接下来需要考虑ＦＰＧＡ的选择，通过对Ａ／Ｄ输出信号的通道数量和设计中所需逻辑资源的分析后，本课题选用使用的ＦＰＧＡ芯片是ＸＩＬＩＮＸ的

ＩＩＥ系列ＦＰＧＡ，ＳｐａｒｔａｎｌｉＥ系列的ＦＰＧＡ内

部集成有ＤＬＬ（数字延迟锁相环），除了可以进行时钟的整数倍频或者整数分频外，还可以ＳｐａｒｔａｎＸＣ２Ｓ５０，Ｃ２Ｓ５０是ＸＩＬＩＮＸ的Ｓｐａｒｔａｎ对输入的时钟进行相位、时延等控制，相对于传统的常规数字逻辑电路来说，ＳｐａｒｔａｎＩＩＥ系列ＦＰＧＡ可以处理的数字信号频率达到２００ＭＨｚ以上，而内部时延在５ｎｓ以下，这种特性，使其用于数字信号处理的时候，系统时钟和信号时钟的ＪＩＴＴＥＲ（抖动）可以控制到很小的程度。基于这些功能，该芯片内部有４ＫＢ的块ＲＡＭ、３８４个ＣＬＢ，共５万门的可编程逻辑器件。

３．３信号调理电路的设计‘

被测信号在进ＸＡ／Ｄ｛＃换器之前，都必须经过适当的处理，使之符合Ａ／Ｄ转换器的要求。比如大信号必须经过适当的衰减，以免因信号幅度过大损坏电路中的元器件及引起信号的失真。而小信号则需要放大，否则采集后恢复的信号幅度太小。以致无法正确的观测信号，所以对信号的调理是必要的。

模拟输入通道接收外部待检测信号，进行调理，输出－０．５Ｖ～＋０．５Ｖ的电压信号。模拟输入通道由信号通道与测量通道两部分组成。信号通道由输入耦合电路、衰减器、输入保护、跟随器，及控制电路组成，完成对输入信号的输入耦合方式、信号衰减、保护控制及阻抗变换等功能。测量通道由测量驱动电路和标准参考电路及测量保护电路构成，完成对电阻、二极管等元件参数的测量。被测信号经继电器和多路模拟开关进行多级衰减，后经放大，并与信号平移值叠加，送高速Ａ／Ｄ进行转换。经模拟通道后的被测信号首先进行调理，再分别送高速Ａ／Ｄ转换电路和信号整形电路进行处理，如图３—３所示。高速Ａ／Ｄ转换器为ＡＤＩ公司的ＡＤ９２８８，其分辨率为８位，转换速率可根据需要调整，最高为１００姗ｚ。Ａ／Ｄ转换的数据结果送ＦＰＧＡ内的ＦＩＦ０缓存。整形电路用高速比较器ＴＬＣ３０１６，将任意形状的模拟信号转换为标准的矩形脉冲信号，送ＦＦＧＡ的频率电路进行频率／周期的测量。

图３－３信号调理电路

３．４Ａ／Ｄ转换电路设计

，ＡｄＤ转换电路是整个数据采集电路的核心，下面将对Ａ／Ｄ电路设计考虑进行介绍：３．４．１模拟输入

ＡＤ９２８８的模拟信号输入一个微分缓冲器，为了最佳的动态性能在Ａ－一一Ａ。输入端的电阻应该匹配，电压输入范围是１．０２４Ｖ一以ｖｏ×０．３为中心。ＡＤ９２８８可以采用单端或者差分模拟输入，虽然单端输入方式连接比较简单，但抗噪性能差，采取差分输入方式可以尽量减少信号噪声以及电磁的干扰，所以本课题信号采用差分输入方式。

ＡＤ９２８８的模拟输入端（管脚２，３，１１，１２），它可以接收ｌＶｐ－ｐ范围的单端或者差分模拟输入信号。当ＡＤ工作在差分输入模式时，采用ＡＤ公司的差分运放ＡＤ８０３２作为ＡＤＣ的驱动芯片。当ＡＤ９２８８工作在单端输入模式时，ＡＤＣ的性能会有所下降，但是比较适合低成本的应用，这时还是可以保证比较好的性能。

３．４．２ＡＤ９２８８用户选择项

ＡＤ９２８８提供的ＵＳＥＲＳＥＬＥＣＴＯＰＴＩＯＮ很有帮助：有两个引脚（ｓｌＳ２）可以用来选择多种操作模式，这些选择项允许使用者将两个通道都置于等待模式，或者一个通道处于等待模式。这两种模式下，输入的时钟或者是输出的数据端都处于商阻状态。

另外的选项允许使用者将Ｂ通道输出数据错位半个周期，换句话说，如果两个时钟偏差１８０度，数据拼接方式可以使两个通道的数据在同一时钟（ＣＬＫ－Ａ）上升有效；如果提供同一时钟（ａＫ—Ａ＝ａ＊Ｂ），Ｂ通道的数据就和Ａ通道的数据相差１８０度相位，如果使用同一个时钟而不使用数据拼接方式，两个通道的输出数据同时在时钟的上升沿有效。

这一功能是非常有利的：如果用１００ＭＳＰＳ的采样率对２０ＭＨｚ信号进行采样，每个周期只能得到５个采样点，只能基本恢复和再现信号波形，如果利用相同的时钟，工作在拼接模式，将一个被测信号同时送入两个通道，就可以得到１０个采样点，重现波形的效果会得到很大的改善。在使用中，令Ｓｌ＝１，Ｓ２＝０，两个通道采集相互独立，具体联接见ＡＤ９２８８外围电路图。

３．４．３时钟、时序

ＡＤ９２８８三种信号的最高时钟频率分别为４０ＭＳ／ｓ，８０ＭＳ／ｓ和１００ＭＳ／ｓ，最低的时钟频率都为１ＭＳ／ｓ，当时钟频率低于１ＭＳ／ｓ时动态性能会下降。

ＡＤ９２８８的数据输出会有四个时钟周期的流水线延迟，开始采样后前４个数据是无用的，应该在后端数字信号处理时舍弃掉。

ＡＤ９２８８提供四个流水延迟的数据输出锁存，芯片的时序特点如图３－４、图３－５，图３．６，图７，当模拟信号输入ＡＤ９２８８芯片时，它在时钟的每一个上升沿对模拟信号开始采样、数模转换，因为ＡＤ９２８８是流水线结构，进行每一次数模转换，事实上都要经过四个时钟周期才能充分的采样、转换结束，而且由于内部结构的原因，还要经过－ｄ，段时间即传播延迟（ｔ帕）后，８位数据才能送到输出端的数据线上，这样数据才能被后续的装置读取到。ＡＤ９２８８两个通道的８ｂ数字信号输出（ＤＯＡ－－Ｄ７Ａ和Ｄ０ｅ－－Ｄ７Ｂ）是独立的。

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图３－４普通操作模式，相同时钟（ｓｌ＝ｌ，ｓ２＝ｏ）时序

图３—５普通操作模式，两个时钟（Ｓ１＝１，Ｓｚ＝０）时序

图３－６两个时钟（Ｓｌ＝ｌ，Ｓ＇ｚ＝１）数字列时序

３．４．４电源与接地

ＡＤ９２８８供电电压范围为２．７～３．６Ｖ，分为模拟电源（ｖＤ，第１３，３０，３１，４８管脚，共４个管脚，）和数字电源（ｖ∞，第１５，２８，３３，４６管脚，共４个管脚）。每个通道可以

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独立地工作在休眠模式，在这种模式下器件功耗很低。

ＡＤ９２８８的数字输出驱动可以根据ＶＤＤ的值设置成２．５Ｖ或者３．３ｖ输出。这样可以适应不同系列的器件。

ＡＤ９２８８只有１种接地管脚：ＧＮＤ（第１，１２，１６，２７，２９，３２，３４，４５管脚，）。在电源和地之间应该有１个０．１ｕＦ的电容旁路电路隔离开．

３．４．５电压参考

ＡＤ９２８８内部有一个稳定精确的１．２５Ｖ电压参考。调整ＡＤ９２８８的参考电压可以改变输入信号范围，输入范围根据参考电压的改变做线性变化，参考电压调整在±５％范围内时器件的性能没有明显的下降。当把ＲＥＦｍＡ（第５脚）和ＲＥＦｍＢ（第７脚）接ＲＥＦｏｔｒｒ（第６脚）时，此时器件采用内部参考。当把ＲＥＦｍＡ（第５脚）和ＲＥＦｍＢ（第７脚）直接接外部参考电压，同时在ＲＥＦｍ和地之间应该有１个０．１１１Ｆ的电容旁路电路隔离开，此时器件采用外部参考。本设计采用内部参考．

３．４．６数字输出数据格式

ＡＤ９２８８输出数据为ＴｒＩＪＣＭＯＳ兼容电平（可以设置成２．５Ｖ或者３．３Ｖ），通过设置ＤＦＳ可以使ＡＤ９２８８输出数据格式为偏移二进制码（ＤＦＳ接ＧＮＤ）或者是二进制补码（ＤＦＳ接ＶＤ）。本设计输出格式采用偏移二进制码．

３．４．７ＡＤ外围电路设计

ＡＤ外围电路如图３．７所示，本课题模拟输入采用差分输入，通过连接Ｅ１和Ｅ２，Ｅ３和Ｅ４，Ｅ７和Ｅ８，Ｅ９和Ｅ１０。在圈３－７中用ＳＭＢ连接器Ｊ４和Ｊ６作为两路信号的模拟输入端，经调理电路调理后的范围为－０．５Ｖ～＋０．５Ｖ的电压信号从该两端输入。电路中用变压器Ｔｌ，Ｔ２将Ａ路，Ｂ路的单端模拟输入信号转换成标准的差分输入信号。ＡＮＡ和Ａｒａｂ的模拟输入通道通过一个５０Ｑ电阻接地，与其相对应的两个差分输入通道也通过一个５０Ｑ电阻接地。Ａ通道时钟编码从ＳＭＢ连接器Ｊ７输入，Ｂ通道时钟编码从ＳＭＢ连接器Ｊ２输入，每个时钟输入通过５０Ｑ电阻接地，输入的时钟信号直接送到ＡＤＣ和缓冲器Ｕ５，Ｕ６，通过Ｕ５，Ｕ６驱动ＤＡＣ和锁存器，时钟输入兼容ＴＩＬ格式，以、，Ｄ值为上限。

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图３．７ＡＤ９２８８外围电路

３．５ＦＰＧＡ逻辑设计

可编程逻辑芯片ＸＣ２Ｓ５０内部有４ＫＢ的块ＲＡＭ，其中２ＫＢ的内部块ＲＡＭ设计成双口ＲＡＭ，用作波形信号发生器的缓冲器，另外２ＫＢ的内部块ＲＡＭ设计为ＦＩＦＯ，作为Ａ／Ｄ的高速缓冲器。由ＦＰＧＡ设计实现的波形信号控制器能够直接驱动８０ＭＨｚ时钟的ＤＤＳ器件合成出ＤＣ～２０ＭＨｚ具有０．１Ｈｚ分辨率的波形信号。频率计和系统的逻辑控制也由ＸＣ２Ｓ５０实现。

３．５．１ＦＰＧＡｘ晓ｓ５０性能特点

具有实现宏函数的嵌入式阵列（例如实现高效存储器和特殊的逻辑功能）。

具有实现普通功能的逻辑阵列。（１）它是工业界的第一种嵌入式可编程逻辑器件系列，提供了在单个器件中的系统集成；

（２）高密度：

５万门可编程逻辑器件

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高达４Ｋ的块ＲＡＭ

２４５７６ｂｉｔ分布式ＲＡＭ，１７２８个逻辑单元，３８４ＣＬＢ，１７６个Ｉ／Ｏ，所以这些都在减少逻辑能力的情况下使用。

（３）系统级特点

允许输入的引脚电压２．５Ｖ，低功耗：遵守ＰＣＩ总线规定；器件采用的ＲＡＭ可在２．５Ｖ的电压下工作；器件内低变形时钟树形分布；所以器件都经过１００％的功能测试。

（４）灵活的内部连接

快速、可预测连接延时的快速通道连接式布线结构；

实现高速、多输入逻辑函数的专用进位链；

模仿三态能实现内部三态总线；

多达６个全局时钟信号和４个全局清出信号。

（５）增强功能的｛／Ｏ引脚

每个引脚都有一个独立的三态门输出使能控制；

每个｛／Ｏ都有漏极开路选择

可编程输出电压的摆率控制可以减少开关噪音。

（６）具有快速建立时间和时钟到输出延时的外部寄存器。

３．５．２ＦＰＧＡ内部功能模块

ＦＰＧＡ主要是为ＤＳＰ提供数据的输入输出接口。ＦＰＯＡ向Ａ／Ｄ的寄存器写入控制字，选择Ａ／ｔ）的工作模式：然后ＦＰＧＡ内部的锁相环对输入时钟进行倍频，将倍频后的时钟送到外部的锁相环，外部锁相环产生Ａ／０转换器的采样时钟。Ａ／Ｄ开始模拟信号到数字信号的转换，并将转换后的数据送入ＦＰＧＡ中。而后ＦＰＧＡＰｑ部电路将处理后的数据存储在内部存储器中；最后ＤＳＰ将存储器中的数据读出。该数据采集系统如图３．１所示。它主要由Ａ／Ｄ变换器、先进先出（ＦＩＦ０）存储器、接口电路和控制电路等组成。其内部功能如图３—８Ｈ晰示。

———二二］￡二二二－ＤＳＰ数据总线ＤＳ＇Ｐ地址总线

图３．８ＦＰＧＡ内部功能模块

３．５．３Ａ／Ｄ采样控制器

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根据本课题的采样要求，Ａ／Ｄ转换芯片选用ＡＤ公司的ＡＤ９２８８。ＡＤ９２８８采用流水线结构．输出管道延迟４个采样时钟周期，因此采样时钟脉冲的个数必须比采样点数多４个才能保证采样的正确。

根据输入模拟信号的频率范围将采样速率的控制档分成多级，系统采样速率的控制通过控制Ａ／Ｄ的工作时钟，以充分发挥Ａ／Ｄ器件的工作特性，使其尽可能的为后继模块提供具有较高信号／噪音比的数据。Ａ／Ｄ采样时钟通过ＦＰ（；Ａ中的ＡＤ采样控制模块进行调节。如图Ａ／Ｄ采样时钟控制模块。本设计中由于通道数只有２路。因此直接取其数字量的高８ｂｉｔ送入ＦＰＧＡ中。为了使Ａ／Ｄ工作在最佳的工作状态以得到最佳信噪比，系统设置四级Ａ／ｏ采样时钟，分别为４０删ｚ、２０删ｚ、１０删ｚ、洲ｚ。Ａ／Ｄ采样控制器根据ＤｓＰ所发的Ａ／Ｏ采样控制字选择输出Ａ／Ｄ所需采样时钟信号．

Ａ／Ｄ采样

控制字

４０Ｍ

５凡Ｉ

图３—９Ａ／Ｄ采样控制

３．５．４数据ＦＩＦＯ

Ａ／Ｄ采样出来的数据，是随采样时钟和被测信号的变化而变化的，所以要能够再现被测信号，必须要把每次采集的数据存入缓存器中，ＦＩＦＯ就是一个典型的缓存器。它是一个先进先出的存储器，可同时对存储空间进行读写，没有地址线，第一个读出来的数据是第一个写进去的数据，它有现成的集成芯片。但我们为了节省成本，把它做在带有存储空间的ＸＣ２Ｓ５０的ＦＰＧＡ里。可以在高速时钟下工作。

它有两个状态端：ＦＩＦＯ满信号ＦＦ和ＦＩＦＯ空信号ＦＥ，这里之所以不用一般的并行ＲＡ师用ＦＩＦＯ，一方面是因为它不用地址线，便于电路的连接控制，更重要的是它可以同时进行读写操作，这样在今后预触发功能时是非常方便的，虽然用并行ＲＡＭ将地址计数器作成一个环行计数器也可以实现，这样就增加了ＦＰＧＡ内部的资源，也使电路复杂化了。

图３－１０ＦＩＦＯ的原理图

课题为ＤＳＰ处理采样数据设计了２ＫＢ的ＦＩＦＯ作为高速数据缓存区．ＦＩＦＯ通过满／空标志与ＤＳＰ进行通信。

３．５．５ＦＩＦＯ采样控制器

考虑到采样系统采样信号的频率范围很宽，从０．１Ｈｚ到２０１ｍｔｚ，所以课题还设计了ＦＩＦＯ的读写时钟。ＦＩＦＯ的写时钟频率交给ＤＳＰ控制。ＤＳＰ根据测频／测周所得数据来调整ＦＩＦＯ的写时钟频率，其调整的思路是让写入ＦＩＦＯ的数据尽量有用，即ＤＳＰ读出ＦＩＦＯ的数据后尽量不用丢数。ＦＩＦＯ采样控制器为ＤＳＰ提供写ＦＩＦＯ的端口操作。同时，为了避免大量冗余数据对ＤＳＰ处理带来的额外负担，系统共设置４０ＭＨｚ’２Ｈｚ，共２２级ＦＩＦＯ采样频率以屏蔽冗余数据。ＦＩＦＯ采样时钟的选择由采样控制器根据ＤＳＰ所送控制字决定，伴随着每次状态字的写入，控制器自动使ＦＩＦＯ读写指针复位。

对于高速数字系统来说，精确的时序控制也是十分重要的，在设计阶段必须加以精心考虑。由于在主机的控制下向ＦＩＦＯ发出的写使能信号与数据锁存时钟不同步，为了确保两路数据始终以正确的顺序分别存入两片ＦＩＦＯ，必须用数据锁存时钟对写使能信号进行定位，时序如图３－１１所示。ＣＬＬ和ＣＬＫ８分别为Ａ，Ｂ两片ＦＩＦＯ的写时钟，他们是由Ｄｃｏ＋经时钟调整电路后而得到的；Ａｔ为ｃＬｌ（＾和ｃＬＫｅ之间的相位差；胃Ｅｉ。为在主机的控制下向ＦＩＦ０发出的写使能信号；ｃｕｋ由ＣＬＬ延时后得到，作为写使能信号的定位时钟；－Ｅ一为ＦＩＦＯ的写使能信号。Ｍ黼Ｔ

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图３－１１ＦＩＦＯＴ作时序

３．５．６频率计单元

本课题采肄ｊ精密频率计算法测量被测信号的频率及周期值，主要由分频模块，频率选择模块，测频模块，测周模块，数据选择模块和地址译码模块等６个模块组成。测量的结果数值送往ＤＳＰ处理。

被测信号经过整形电路，产生同频率的矩形波规则的脉冲信号。计数器根据所提供的矩形波上升沿进行计数，计数时间由选通时间控制部分决定，根据频率所处的范围来决定档位。为提高测量精度，通常分级进行，即对频率较低的信号采用测周的方法进行，而对频率较高的信号则采用测频的方法。频率计常用计数器及单片机实现，也可通过可编程逻辑器件实现．

图３－１２频率计功能框图

３．５．７ＦＰＧＡ外围电路图

贵州大学２００７届工程硕士硕士学位论文

图３－１３ＦＰＧＡ＃Ｆ围电路图

第四章系统性能评价与分析

４．１系统总体性能评价

经过前述各章节的分析和系统实际调试后的结果证实，与传统的采样系统相比，本系统具有以下几个优点：

Ｉ系统的性能价格比高。传统的仪器都是独立的一套系统，价格较高，而本系统只是一个采样功能块，可以随时随地的连接到任意的电路中进行数据的采集，使用比较灵活，价格也比一套系统的便宜。

２．系统的测试功能强大，系统集成了多种仪器测量功能，如频率计、频普仪、示波器等，使这些分离仪器集成到一个系统中，给测试人员带来极大方便。

４．２硬件系统的测量精度

作为一种采集电路，最重要的技术指标之一就是系统的测量误差。下面就从信号的幅度和频率两个主要方面来分析一下本系统检测信号时所能达到的系统精度。

４．２．Ｉ信号的幅度精度

提到信号的幅度精度，需要将信号的采集通道的整体因素考虑在内。其中起决定因素的就是，模数转换器（ＡＤＣ）的分辨能力。本系统中ＡＤＣ器件使用了８位的ＡＤ９２８８，８位ＡＩ）Ｃ可以分辨２８＝２５６个不同的电压层次。对于ＡＤ９２８８来说，它的输入参考电压为Ｉ．２５Ｖ，因此Ａ０９２８８所能分辨的最小电压为：

１．２５１／／２５６＝４．８８１Ｖ

也就是说，整个信号采集通道对信号幅度的分辨率最高为４．８８ｍｖ。系统能够达到的精度为：

１／２８＝１／２５６＝４‰

４．２．２信号的频率精度

由测量频率的电路框图可以看出，实现频率测量功能，影响测量精度的电路是计数器部分。在能够完成系统功能要求的基础上，出于简化硬件电路的目的，本系统在设计频率计数器时，采用了单片１５位的二进制计数器对信号频率进行计数。１５位二进制计数器最高计数值为２”＝３２７６８。在频率测量中，计数器的满量程值决定了频率测量值的最高精度：

１／３２７６８＝０．０３‰

关于频率计数器还有一个频率稳定度的指标，本系统中频率计数器采用了石英振荡器（晶振）作为基准信号源，晶振的频率稳定度一般可以达到１０＂６量级，对频率计数器的精度没有什么影响。

４．３系统性能测试

ＦＦＴ是测试数据采集系统的性能的一种常用方法。测试输入模拟信号为正弦波，为了消除谱泄漏，必须采用相关采样，并要求输入正弦信号频率和采样频率必须满足下式：

垒一等‘Ｉ）

其中：Ｎ。为记录期间正弦周期的整倍数；Ｎ为记录期间的样本数；氏为输入正弦测试信号频率；ｆｓ为采样频率。

测试输入模拟信号应略低于Ａ／Ｄ的满量程，以避免Ａ／Ｄ溢出。对测试所得的采样数据作ＦＦＴ变换，由此可得系统的信噪比Ｒ“，并由下式计算有效位数略。。

‰一———百丽—ｌ型

峰峰值。Ｒ船．一１．７６＋２０１０窖ｆ孕１（２）其中：Ｒ＊为实际测出的信噪比；Ａｆｓ为Ａ／Ｄ的满量程输入峰峰值；Ａ。为实际输入的模拟信号

第五章抗干扰措施

在实际测量过程中，由于对客观规律认识的局限性、测量器具的不准确、测量手段不完测量条件发生变化及测量工作中的疏忽或错误等原因，都会是测量结果与真值不同，这个差别就是测量误差，为了对系统的各种误差来源作充分的估计，以采取相应的解决方法。

数据采集系统中数字部分对模拟部分的干扰是系统的主要误差源之一。为了消除这一干扰，必须对电源和地作出合理的安排。Ａ／Ｄ变换器应作为模拟器件对待。在ＡＤＣ芯片内部数字地和模拟地通常是彼此分离的，必须在芯片外部将其接通，并且应使连通后模拟地和数字地引脚之间的阻抗尽可能的小，否则会使数字噪声通过模拟地和数字地引脚之间的寄生电容耦合到模拟部分。在高速系统的实现中，大面积地是最基本，也是最重要的因素之一。大面积的地除了可以对外部干扰和内部高频干扰有屏蔽作用之外，他也是微带传输线的一个组成部分，为高频信号提供了最短的回流路径。地层应安排在信号层的下方，并且应使其尽可能的完整，尽可能减少过孔数量。电源层应分离为模拟电源部分和数字电源部分，采用线性电源供电，并精心安排滤波电路，减少电源干扰。

在高速数字电路中，由于信号线之间存在分布电容和电感，因此会造成信号的反射、窜扰和噪声。为了降低这些因素对系统性能的影响，应使信号走线尽量短，采用串联匹配电阻来抑制反射效应，平行信号线之间的间距大于三倍线宽可以有效的防止串扰的影响。

结论

经过一年多的项目分析、论证、设计，现基本完成本课题的设计任务。本课题是“数据采集系统的设计与实现”，实现模拟带宽２０兆赫兹、５０兆赫兹的采样频率。通过本课题的研究，主要完成以下几点：

１．模拟输入通道接收外部待检测信号，进行调理，输出－０．５Ｖ～＋０．５ｔ／的电压信号。模拟输入通道由信号通道与测量通道两部分组成。信号通道由输入耦合电路、衰减器、输入保护、跟随器、及控制电路组成，完成对输入信号的输入耦合方式，信号衰减、保护控制及阻抗变换等功能。

２．数据采集系统的研究和设计。高速数据采集技术目前己经在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用，它完成模拟信号的数字化，通过流水线型的采样方式将模拟信号数字化，这里主要难点在于＾Ｄ在高速采样率下怎样避免采样时钟的干扰和ＡＤ数据与ＦＩＦ０的时序配合问题。

３．ＦＰＧＡ逻辑控制设计，根据设计的要求选取ＦＦＧＡ逻辑控制器件，通过其设计ＡＤ的采样控制、ＦＩＦ０以及其时序控制、数据采集控制，最后完成数据的采集过程。

４．通过系统设计，对系统进行分析，能够满足设计要求。

通过对高速数据采集系统中几种Ａ／Ｄ采样高速缓存的实现方案进行对比分析，结合本系统的结构特点和性能要求，采用ＦＰＧＡ内部ＲＡＭ作为Ａ／Ｄ缓存所构成的采集系统具有速度高、容量大、控制方便、价格适中等优点。输入的模拟信号经过前置放大器放大后进入采集系统，先经过信号调理电路进行信号的放大、滤波、使信号带宽限制在需要的范围内，并使信号的幅度与ＡＤＣ的量程相匹配；经过以上处理后，信号被送入采样保持器进行采样，然后被模／数转换器量化：转换后的数字量暂存在ＦＰＧＡ内部块ＲＡＭ设计的ＦＩＦＯ中，供ＤＳＰ读取并处理量化后的数据被送入存储器进行存储以供处理。这种设计使系统的Ａ／Ｄ采样存储兼具高速和海量的优点，同时具有很高的性能价格比。由于该方式中的数据转换器以乒乓方式交替访问，因此数据转换器能同时工作而无需互相等待，从而提高系统的实时性。

参考文献

Ｉ．美国福禄克思公司‘示波器基础》

２．蒋焕文孙续《电子测量》中国计量出版社１９９８

３．童诗白

４．王银《模拟电子技术基础》高等教育出版社《脉冲与数字电路》高等教育出版社

＜虚拟仪器及应用》工业仪表与自动化１９９９５．王留群

６．路林吉饶家明《数据采集技术概论》电子技术２０００年第＝期

７．杨晖张风岩‘大规模可编程逻辑器件与数字系统设计》北京航空航天大学出版社１９９７８．潘松‘电子设计自动化技术应用》电子与自动化２０００．１

９．杨建东裴先登‘一种高速数据采集系统前级通道设计》数据采集与处理１９９５．９

１０．王志华邓仰东《数据集成系统的结构化设计与高层次综合》清华大学出版社２０００１１．王厚军田书林等《现代电子技术》电子科技大学出版社２００２

１２．叶凡‘一种数字采集系统的设计与实现》硕士学位论文成都电子科技大学

１３．胡广书《数字信号处理》清华大学出版社１９９７

１４．朱明章董尔令‘可编程逻辑器件原理及应用》西安电子科技大学出版社２００４

１５．张贤达《现代信号处理》清华大学出版社２００３

１６．李广军等《手持式数字数波表》

１８美国ＸＩＬＩＮＸ公司｛Ｓｐａｒｔａｎ－ＩＩ电子科技大学Ｃｏｎｖｅｒｔｅｒ１７．美国ＡＤＩ公司｛８Ｂｉｔ。４０／８０／１００ＭＳＰＳＤｕａｌＡ／Ｄ２．５ＶＦＰＧＡＡ／Ｄ９２８８｝Ｓｈｅｅｔ｝ＦａｍｉｌｙＣｏｍｐｌｅｔｅＤａｔａ

贵州大学２００７届工程硕士硕士学位论文

致谢

本论文是在我的导师刘宇红教授悉心指导下完成。论文工作期间，刘教授在学习上给予了极大的帮助，刘教授在日常工作和生活中的为人师表、坦诚豁达，在研究工作中的周密细致、精益求精，在学术上的见解独到以及对新知识的敏锐的洞察力，都给我留下了深刻的印象，使我受益颇多，他的热情鼓励和谆谆教诲，我将永远铭记。

在论文完成工作期问，非常荣幸地得到了孙建华老师的细致指导。孙老师渊博的学识、对新知识的渴求以及一丝不苟的工作作风使我受益非浅：孙老师严谨的治学作风和对问题的深刻理解也给我留下了深刻的印象；在管理上有独特的办法，给予了我很多帮助。我在此对他们表示深深的谢意。

同时得到了贵大刘桥、杨鲁平、马光喜等老师和杨平等同学的热情帮助和大力支持，在此深表谢意。在多年的求学道路上，自始至终得到了亲人和朋友的支持、鼓励和帮助。

特别要感谢我尊敬和爱戴的父母，他们的无私奉献是激励我不断前进的动力１

信号采集电路的设计与实现作者：

学位授予单位：文霞贵州大学

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