数字与模拟电路设计技巧

数字与模拟电路设计技巧

前言

IC与LSI的功能大幅提升使得高压电路与电力电路除外，几乎所有的电路都是由半导体组件所构成，虽然半导体组件高速、高频化时会有EMI的困扰，不过为了充分发挥半导体组件应有的性能，电路板设计与封装技术仍具有决定性的影响。

模拟与数字技术的融合

由于IC与LSI半导体本身的高速化，同时为了使机器达到正常动作的目的，因此技术上的跨越竞争越来越激烈。虽然构成系统的电路未必有clock设计，但是毫无疑问的是系统的可靠度是建立在电子组件的选用、封装技术、电路设计与成本，以及如何防止噪讯的产生与噪讯外漏等综合考虑。机器小型化、高速化、多功能化使得低频/高频、大功率信号/小功率信号、高输出阻抗/低输出阻抗、大电流/小电流、模拟/数字电路，经常出现在同一个高封装密度电路板，设计者身处如此的环境必需面对前所未有的设计思维挑战，例如高稳定性电路与吵杂(noisy)性电路为邻时，如果未将噪讯入侵高稳定性电路的对策视为设计重点，事后反复的设计变更往往成为无解的梦魇。模拟电路与高速数字电路混合设计也是如此，假设微小模拟信号增幅后再将full scale 5V的模拟信号，利用10bit A/D转换器转换成数字信号，由于分割幅宽祇有4.9mV，因此要正确读取该电压level并非易事，结果造成10bit以上的A/D转换器面临无法顺利运作的窘境。另一典型实例是使用示波器量测某数字电路基板两点相隔10cm的ground电位，理论上ground电位应该是零，然而实际上却可观测到4.9mV数倍甚至数十倍的脉冲噪讯(pulse noise)，如果该电位差是由模拟与数字混合电路的grand所造成的话，要测得4.9 mV的信号根本是不可能的事情，也就是说为了使模拟与数字混合电路顺利动作，必需在封装与电路设计有相对的对策，尤其是数字电路switching时，ground vance noise不会入侵analogue ground的防护对策，同时还需充分检讨各电路产生的电流回路(route)与电流大小，依此结果排除各种可能的干扰因素。以上介绍的实例都是设计模拟与数字混合电路时经常遇到的瓶颈，如果是设计12bit以上A/D转换器时，它的困难度会更加复杂。

虽然计算机计算速度很快，不过包含身边物理事象在内的输入数据都是模拟数据，因此必需透过计算机的A/D转换器，将模拟信号转换成为数字信息，不过模拟的输出信号level比数位信号低几个位数，一旦遇到外部噪讯干扰时，模拟信号会被噪讯盖住，虽然模拟在恒时微小变化量上具有非常重要的意义，不过若被外部噪讯掩盖时就不具任何价值，尤其是温度、湿度、压力等模拟量是模拟信耗的基础，它对微弱的模拟电路具有决定性的影响。为配合数字机器高速化的趋势，今后对高速模拟化技术的要求会越来越高。如图1所示随着数字高速化，数字信号也越来越近似模拟信号波形，为了忠实传送如此的信号必需使用模拟式的思维来往处理，也就是说高速化时代数字设计者必需同时需兼具模拟素养。

模拟电路注意事项

2是设计模拟电路时必需注意得事项，除此之外电路图上仍存有许无法描述的设计要素，会以导线形式、浮游容量等形态造成电路特性变动，为了确保电路的可

靠性因此必需将这些设计要素充分纳入电路设计、封装设计与电路板设计。

图2 设计高频电路时主要检讨项目list

(1).Ground并非零欧姆

虽然一般的电路图的接地(ground)阻抗都标示零欧姆，事实上电路pattern不可能没有阻抗(impedance)(图3)，也就是说当电流流入电路pattern时必然会产生压降现象，而该压降却是各种问题的根源。例如双面电路板的送信端与收信端以两点连接时，接地间的阻抗与大电流或是switching所产生的过渡电流，会造

成两点间发生电位差，如果该电压成为噪讯电压与信号重迭的话，就会导致误差甚至使组件损坏，因此必需针对SN

比进行有效的对策。

图3 电路pattern的阻抗

(2).共通阻抗

如第(1)项所述为了杜绝接地间产生电位差，单点接地设计成为数字模拟混载电路常用的手法(图4)，不过这种设计能够处理的频率有一定的限度，即使采用粗短导线pattern，但是当频率超过数MHz时就有可能进入发生问题的范围，因此如何确实掌控接地线的电流与阻抗造成的压降关系，成为设计上非常重要的课题。图5是典型的电路pattern对策实例，虽然该对策具有充分的共通阻抗概念，不过还是存有许多困难点。由于better ground可大幅减少烦琐的设计，因此最

近高频电路几乎都是采用多层电路板。

图4 单点ground电路

图5 典型的共通阻抗电路

设计模拟数字混载电路时必需注意的是数字电路switching会产生过渡电流，由于过渡电流会流入复归电路的接地端，为了防止该电流流入模拟电路的接地端，因此模拟电路与数字电路的接地端，通常会在入口处作单点接地设计，如果这样的防护设计还是会对模拟与数字电路造成影响时，就必需在模拟电路的接地端插入高频用ferrite core(ground beads)，主要原因是提高模拟电路的的阻抗(从数字电路观之)具有很好的效果。如果高速数字电路各信号发生延迟现象时，就需同时对tinning进行同步化，利用极大过渡电流的流动获得如图6所示之De-coupling电容效应，但是前提是必需谨慎选用合适的容量值，否则就无法获得预其的效果。此外驱动模拟数字混载电路的电源若是单电源设计时，必需将模拟与数字的电源作电气绝缘。图7是典型的模拟与数字电路电源部分作电气绝缘

的电路设计。

图6 De-coupling电容效应

图7 典型的模拟数字电路单电源的De-coupling

(3).高输入阻抗电路

直流增幅或是近似直流的低频微小电流、电压增幅时，如果使用FET等高输入 operation-amplifier，必需注意以下几种漏电现象:

(a).电流增幅时必需注意输入偏压(bias)电流。

如图8所示信号电流

1%因此输入偏压电流需低

作电压转换获得1V输出电压，由于误差为

图8 典型的电流增幅电路

(b).电压增幅时必需注意输入阻抗(impedance)。

如图9所示信号电流 以输入电阻 作电压转换获得1V输出电压 ，由于误差为1%因此operation-amplifier的输入阻抗必需大于100MΩ。

图9 典型的电压增幅电路

(c).PCB的漏电流对信号电流的影响。

如果PCB的漏电会影响信号电流时，必需考虑装设grounding，不过需注意 的是浮游容量增加，可能会使高频领域特性降低。

(4).降低外部磁界的影响

微小信号增幅时极易受到从电源转换器发出的磁界影响，此时需设法取得从电源 转换器的物理位置间隔，如此一来输入信号与电源就不会产生大回路(loop)。

(5).组件内与导线、导线之间、接地线的浮游容量

组件内的浮游容量会使频率特性恶化降低动作速度，经常是造成共振的主要原因 ，它的详细动作机制如下述:

*inductor coil内在的寄生容量影响，会在某个高频领域以上使inductor成 为容量性，虽然这种特性适用于所有电子组件，不过在宽带领域却无法显示理想特性，尤其是inductor的电抗(reactance)可计算的范围受到限制，其指标通常是以自我共振频率的形式记载于厂商的型录(catalogue)，如果直接采用自我共振以下的频率时电抗会成为正值，主要原因是电抗与阻抗一样，如果频率比自我共振频率更低时电抗会成为负值，相对的如果频率比自我共振频率更高时电抗会成为正值，阻抗就成为正值。

*condenser会因导线(lead wire)的阻抗成份，在某个高频领域以上出现阻抗特，如果低于自我共振时电抗会成为正值。换言之condenser主要功能是在其频率以上会使电抗成为正值，阻抗成为负值。

*transformer的输出入之间的结合容量会使高频波脉冲(pulse)减半，造成机器 的耐噪讯性(noise)恶化，因此必需谨慎选用输出入端的结合容量与线间容量较小的高频波transformer。

*高频电路尽量利用浮游容量，虽然祇要加大物理上的位置关系，就可获得降低浮游容量的效果，不过如同此却违反机器小型化的诉求，有效对策是减少并排电路图案(pattern)的长度，同时尽量利用浮游容量，例如stub、λ/4传输线路、特性阻抗都是可以实行的方案。

(6).电路板与电子组件的导线

电路板与电子组件的导线(lead wire)具有寄生阻抗，它与浮游容量一样在高频领域时便无法忽视它的影响力，导线的寄生阻抗往往是造成电路延迟动作与电路的复归电路产生位相回旋，进而成为发振的主要原因之一，有效对策是封装时尽量使用粗宽的电路pattern，同时电子组件底部导线越短越好。

(7).防止宽带领域增幅器发振

宽带领域用增幅器通常会外设补偿用电容，虽然该电容值可以改变增幅器频率 特性，不过加大容量却可有效抑制电路发生不安定发振。基于不牺牲频率特性的考虑，高输入阻抗的宽带增幅器经常使用补偿用电容，不过better ground常因浮游容量，极易引起电路发生不安定的发振，有效对策是在输入端装设铁氟龙材质的端子，或是取消better ground。

better ground是微小宽带领域用增幅器的基本设计，如果前段使用高输入阻抗operation-amplifier，同时设置类似LH0033等阻抗转换电路时，对后段等化动作会有很大的帮助，此时电源端子除了高频电容之外，还需装设ferrite core形成filter结构。

(8).外部噪讯对接口导线与信号线、电源线的影响

曝露外部的信号线与电源线极易受到外部电磁诱导、静电诱导的影响，成为放射 噪讯的天线(antenna)，进而造成电子机器极大伤害。常用对策是使用filter、shield以及电路平衡传输等方法。

由于噪讯本身具有common mode噪讯成份，因此电源线装设Filter或是多段式Filter可获得很好的效果。如图10所示电路板之间的连接，经常使用common mode扼流圈(choke coil)，随着使用条件的不同，送信与收信两端同时装设扼流圈的情况也屡见不鲜。

接口导线则以同轴电缆(cable)或是附有shield之双缠绕线(twist pair wire)具有很好的抗噪讯效应。电路入口端(connector)设置Filter，虽然可以防止外部噪讯流入，不过必需防止信号频率发生发生衰减现象。Filter与connector的组合应用同样可获得有很好的噪讯防护效应，此外光结合的绝缘方法虽然会有成本上的困扰，不过噪讯防护效果却令人侧目。

有关EMI对策目前为止不论采用那种方式都无法完美无缺，换言之基本上必需根据噪讯环境，采取复合对策反复定量检讨对策结果，尤其是经验的累积具有决定性的影响。

图10 电路板之间的连接

(9).焊接与不同金属产生的热起电力

1mV以下微小信号直流增幅时经常发生不同金属接点产生热起电力，进而造成机器发生动作误差现象，常用对策是降低接点之间的温差，同时避免

operation-amplifier等处理小信号的电子组件太靠近发热组件。热起电力概算值如下所示:

* 烙铁与铜质pattern之间约为

* 端子与铜质pattern之间约为

(10).半导体组件的使用注意事项

(a)动作条件

使用时遵守组件的规格最大范围乃是基本常识，为了获得高可靠性因此建议电压与电流值勿超过最大范围的50%以上，容许电力则勿超过最大范围的40%以上。 (b)特性分布

半导体组件具有特性分布不均的现象，因此设计电路时必需充分预留裕度。 (c)温度

半导体组件与电解电容等电子组件的工作温度每上升10°C，寿命就会减低一半，因此设计电路时必需基于温度对寿命的影响，将容许损失、接点温度(junction temperature)等参数列入检讨范围。

【计算例1】

半导体组件加速实验筛选(screening)时，利用工作温度每上升10°C，寿命就会减低一半，亦即所谓的「阿雷纽斯关系式」检测不良品。

此处假设周围温度25°C时可动作1000小时，在85°C 环境下可动作几小时，

是否会变成等价关系？

由以上计算结果得知在85°C 环境下，半导体组件祇能动作15.6小时。

设计数字电路的注意事项

基本上数字电路是根据0与1的稳定程度作为运算基础，因此根本上具有一定的噪讯界限(noise margin)，数字电路与模拟电路最大差异是数字电路的噪讯非常强大。

(1).数字信号的站立与下降时间是最大症结点

数字信号的站立与下降时间是由与电流变化(di/dt)成一定比例的磁束变化产生诱导电压所构成，换句话说电流变化会在某处成为噪讯的发生源，该诱导噪讯与电路pattern的长度与回路面积成正比增加，有关数字信号的动作机制请参考图11

的说明。

图11 数字信号的动作机制

【计算例2】

如图12所示之电路的相互inductance M=0.1μH，电流i=5mA/ns脉冲电流流动时，发生被诱导电路之脉冲电压为多少

e〔V〕？

由以上计算结果得知被诱导电路发生1〔V〕的电压。

图12 电磁诱导噪讯

(2).print pattern与导线导体可视为电感(inductance)

在高频领域所考虑的接地线具有与长度成一定比例之电感成份，尤其是数字电路如第(1)项所述，数字信号switching时产生的过渡电流，会因极大的spike状电流变化，引发其它导体发生噪讯电压，在此同时信号复归回路之接地线，因为有噪讯电流流动，因此会发生极大的电压导致数字电路误动作。

【计算例3】

铜箔厚35μm，宽1mm的印刷电路板自我电感值约为1μH/m，导体阻抗为0.5 Ω/m，试算波长为1MHz时，长10cm的导体阻抗R与电抗XL

。

由以上计算结果得知电抗成份比导体阻抗更大，尤其是高频时导体的阻抗并非零Ω，必需将电抗视为被连接的导体。

(3).降低电路的阻抗

电路的阻抗越高越容易受到外部噪讯的干扰，噪讯对策基本上除了抑制噪讯电压 之外，更重要的如图13

所示是加大结合阻抗 减少输入阻抗 。

图13 结合阻抗

必需注意的是:

*结合阻抗Zm 很小时噪讯电流会增加，导致耐噪讯变弱，此时必需将附加阻抗直列加入结合阻抗 Zm。

*合阻抗Zm 很大同时与输入阻抗Zi 的关系为Zi>Zm 时必需减少Zi (图14)。

图14 降低电路的阻抗

数字IC的空端子如果呈闲置(open)状态放置会使电路的阻抗变高，导致电路极易

受到噪讯干扰与误动作，因此空端子必需藉由电阻与电源连接。

多层板的信号线阻抗由于pattern导线系设于ground的表面，因此具有降低阻抗的

效果。

(4).长信号线与外部输出(包含封装之间的连接线)信号线作成「L型」Active 数字信号的Active状态会因「L型」与「H型」的不同，造成noise margin产生差异，信号线变长部分可当作提高耐噪讯的「L型」Active；相较之下「H型」具有较高的静态界限(margin)。不过对CMOS IC而言，不论是「L型」或是「H型」，两者的noise margin几乎没有太大差异，除了「L型」对接地线噪讯问题非常有效之外，IC本身对「L型」或是「H型」并无明显的不同。此外站立时间迟缓的信号在临界值(threshold level)附近，如果有噪讯侵入或是与信号发生重迭时，会导致耐噪讯性降低等困扰，此时必需采用Schmidt trigger型IC。

(5).电路设计不良(metastable)

设计电路时必需防止发生metastable，主要原因是确定flip prob的data时，设定时间(set up)与hold time的timing时间裕度不足造成输出不稳现象。

(6).阻抗整合

在信号在线through hole部份与pattern方向急遽改变的部份，部分信号会在阻抗变化点将信号反射至信号源，造成部分信号电流反射成为电磁噪讯，因此从信号输出端至受信端的设置阻抗非连续space，是设计电路时极重要的一环，也就是说如图15所示的阻抗整合乃是不可阈缺的设计，尤其是高频的场合信号并非用电压传送而是被视为电力传送，因此如果无法满足整合条件就会产生信号反射，进而因信号反射产生波形歪斜，诸如over shoot、under shoot、linking等错误信号。图16是典型的终端电路，如果需要更高层次的终端效果时，就需将图15的送信端与收信端作传输线路的特性阻抗整合。

图15 阻抗整合

图16 典型的终端电路阻抗整合

(7).De-coupling Condenser

一般De-coupling Condenser是对着switch组件并列设置，如图6所示De-coupling

Condenser在数字电路扮演下述重要的角色:

*De-coupling Condense可提供数字IC组件switch时的过渡电流，因此电容器的容量值必需选用可提供充分过渡电流，如此才能减轻过渡电流流入电源与接地端的流量。

*由于电源与接地端所构成的回路面积很小，因此De-coupling Condense可减轻外部电磁噪讯的干扰。

使用低电感成份chip condenser作为IC端子最短配线时，以De-coupling Condense角度观之可抑制IC部分的阻抗，同时能立即对应过渡电流的变化乃是设计上非常重要的关键。