超大规模集成电路的测试技术

集成电路测试技术的发展与现状

集成电路的复杂性在日益增加，自从芯片系统(SOC)实现之后，各种知识产

权(IP)模块大量集成在同一芯片内，包括逻辑电路、存储器、模/数和数/模转换器、射频前端等等。它们的功能互不相同，测量用的算法、定时周期、时序、供电电压都有很大差异，给自动测试系统带来新的挑战。集成度增加和功能多样的SOC在消费量最大的产品中，如移动通信手机、微控制器、监视器、游戏机等中广泛使用，销售量攀升的同时价格不断地下降，但测试费用却居高不下。超大规模集成电路不但构造精细、集成度高，而且是经过许多道工序流程制作而成的，难免存在着缺陷导致其不能正常工作。因此，超大规模集成电路的测试对生产厂商和用户都具有重要意义。

目前的测试方法种类很多，各种测试方法均针对一定特性的故障。研究发现，

要证明所设计的芯片的正确性，在不同设计和生产阶段中才去的不同测试所花费的代价有非常大的差别，甚至可以达到几个数量级的差距，其示意图如图1。从测试增长代价图可以看出，如果在设计阶段就多体现些主动性，就会极大的降低测试的难度和工作量，并能最大程度的改变测试仅仅将作为附属过程的被动性。

测试的基本原理是：将被测试的电路放在测试仪器上，测试设备根据需要产

生一系列测试矢量信号，加到输入端，将得到的测试输出与预期输出进行比较，如果两者相等，表明测试通过。反之，则不通过.

在芯片设计及流片生产的各个阶段，经常需要测试来对得到的阶段性结果进

行校验。

在芯片设计过程中，需要进行针对电路设计的测试，及模拟各种输入激励情

况下电路的输出响应情况，还有各种参数值的范围，设计过程所依据的是迷你软件及工艺厂家后，厂家在流片的各个主要步骤完成后也会进行测试，其目的除了进一步验证设计的正确性，还要测试生产过程中出现的各种不确定因素带来的影响。而生产阶段又包括样片和大批量生产两种，每种生产阶段都需要具备这些测试环节。

测试结果的可靠性取决于测试信号的正确性和完整性。对于一个具有n个输

入并且在电路内具有m个寄存器的电路，最多有2n+m个测试矢量。很明显,当电路规模很大时，测试码的数目将过于庞大，使得测试变得不可能进行。在测试一个复杂系统时需要考虑下面3个问题：

(1)测试能否确保检测到所有的故障；

(2)测试的产生时间在整个集成电路的开发过程中是否是经济的；

(3)测试的执行时间在整个集成电路的开发过程中是否是经济的。

就模拟电路的测试而言，一般分为以下两类测试：

第一类是直流特性测试，主要包括端子电压特性、端子电流特性等；

第二类是交流特性测试，这些交流特性和该电路完成的特定功能密切有关，

比如一块音频功放电路，其增益指标、输出功率、失真指标等都是很重要的参数；色处理电路中色解码部分的色差信号输出，色相位等参数也是很重要的交流测试项.

对超大规模集成电路的测试方法从20世纪60年代开始得到研究。由于输入信

号复制上的连续性，模拟及混合信号电路的功能和性能之间无法很好的割裂开，尤其是电路性能包括很多方面，测试时必须同时通过这些检验才能保证电路的正

确性。

功能测试法是测试方法中叫为基础的一种其优点是测试矢量的生成直观、简

单；但其致命缺陷在于测试矢量的故障覆盖率低，经常出现故障漏检的情况，而

且，根据所测试功能的增多和测试精度的提高，测试矢量生成的代价也越来越大。 对于近年来出现的数模混合系统芯片，其测试要求则更加全面，测试难度也更大， 尤其是芯片中的模拟及混合信号电路部分的规模一般仅占整个芯片中极小的部分，但是对该部分的测试难度却与其规模不成比例，甚至对混合电路的测试难度要远高于对数字部分的测试。

对测试难度的产生原因进行分析后发现，过去几十年内，集中电路工艺一直

按照摩尔定律发展，芯片的晶体管树木在迅速膨胀，每个晶体管的制造成本呈现持续下降的趋势，越来越强大的EDA仿真工具也帮助芯片设计人员在短时间内完成超大规模芯片的设计工作。

伴随着你工艺和设计水平的不断提高，尤其是以IP复用技术为特征的SOC时

代的来临，芯片中集成的晶体管和器件的数目和种类也越来越多，虽然从集成的电路的发展来看，人们往往能找到有效的办法，将集成电路的极限推向更深处。但是从故障发生的可能性而言，随着技术的发展，半导体工程师们对芯片的无故障性却越来越没有把握。其主要原因在于：

(1)在微电子发展历史中，工艺总是走在了设计的前面，因此器件模型与新

型工艺实际模型之间总存在着差异，这种差异使得设计所倚重的仿真结果并不能真正代表实际的产品，这导致了芯片设计过程中会出现故障，需要测试来验证设计出的芯片是否存在bug。

(2)工艺上，随着晶体管密度、连线密度和金属层数的大大增加，导致故障

发生的可能性大大增加；同时，随着尺寸的缩小，工艺的不可控因素将越来越多。这些都导致了芯片制备过程中的故障问题越来越严重。

实践证明，增加工位数目可提高测试系统的生产率，同时测试m个IC，显然

效率亦可增加m倍。事实上，测试系统拥有的算法模式发生器等资源的数目是有一定限制的，而且数字引脚和模块引脚亦有规定，同时测试m个IC需要更多的资源。因此，增加工位前要仔细调查原有测试系统的配置，除发挥原有测试资源的作用之外，还要增加一定的硬件和修改测试程序。

目前，许多测试系统提供多工位夹具，充分发挥生产效益，特别是测试费用

占制造成本较多的集成电路，如移动电话手机和家用电器使用的芯片测试系统，具有4个以上的多工位，提高测试生产率的效果也十分明显。

测试系统供应商往往对早期的单工位产品提供升级为多工位的服务，而一些

技术力量较强的IC制造厂，针对熟悉的测试系统实施局部的升级也并不困难。特别是近年来测试系统较普遍使用开放结构，用户可从第三方购买或自行设计模块，使工位增加和测试系统升级。

SIP是集成电路系统集成的一项新的封装技术，称之为系统封装芯片。SIP是

将多个功能芯片互连冰封装成一个IC，提供系统机能力，并提高硅面积与封装尺寸比。由于SIP是有多个已知成熟管芯组成，可减少器件开发时间和迅速的通过选用不同类别管芯和相应链接改变IC系统能力。

在设计SIP时首先考虑的不仅是生产过程，更重要的是测试解决方案。比如

一个由三种不同管芯集成的SIP器件往往需要三种不同类型的测试方案而且很可

能需要三种不同类型的IC测试系统。三种不同测试系统将有三种不同的产品接口、三个测试程序和三个分别的操作环境,甚至需要三个不同的操作测试。这在现实中是很难令人满意的。

现实的SIP测试往往不是我们习惯的在一个测试系统上完成。由于成本和测试系统性能、指标、并测能力和程序开发的问题,往往选择在多个测试系统平台、更换多个测试接口、选择多次插入的办法实现的。SIP测试方案中还有其他因素,如测试效率和测试能力,特别是满足更大应用范围的SIP测试需求。

IDDQ表示静止状态时电源电流，称为静态功耗电流。对此电流的测试就称为IDDQ测试。IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分。

在工作正常时，CMOS器件的静态电流一般极小。但生产中造成的缺掐如桥或短路点会造成漏电流，从而增加静态电流。用功能测试方法可能很难检查出来。IDDQ测试方法就是利用上述特点来工作的，它对器件的静态电流进行参数测试，检查实测值是否偏离标称值。这种测试方法能够检查出哪怕是最全面的功能测试也无法查出来的缺陷，包括那些不会马上引起功能出错，但会造成器件寿命变短的缺陷。这些缺陷不会立即影响电路或系统的逻辑功能，但在器件工作一段时间之后就会显现出来，采用这种器件会很大程度的影响系统的可靠性。

IDDQ测试的基本过程是：测试图形施加；等待瞬变过程消失；检查静态IDDQ是否超过闭值。

IDDQ测量方法分为片外测量和片内测量两种。片外测量是常用的测量方法，其方案可分为交流和直流两种。片外电流测试存在测试速度低、测量分辨率不高、测试设备泄漏电流影响等缺点，电流探头的LRC效应、测试设备的延迟和探头尺寸的限制等也影响测量效果，片内测试则可以有效地解决这些问题，它是在被测器件内部设计一个附加电路，对流过的电源电流进行处理，然后输出一个信号，指出该器件是否正常。

IDDQ测试的优点是它与故障在电路中的位置无关，并且测试成本很低;但是必须要选择合适的测试手段。而IDDQ测试的关键问题正是如何从量值上区分正常电路的电流和有缺陷电路的电流。随着截止电流的不断增加，无故障电路的静态电流与有故障电路的静态电流之间差距变小。为了使得电流测试适应工艺发展的需要，关键的一点是就控制截止电流。，设计人员可以较少关心这一问题。

(2)增加集成电路的可控制性和可观察性