利用MSI设计组合逻辑电路

实验二 利用MSI设计组合逻辑电路

2015 信息科学与技术学院

一、实验目的：

1． 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 2． 掌握用MSI设计的组合逻辑电路的方法。

二、实验仪器及器件：

1． 数字电路实验箱、数字万用表、示波器。

2． 器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1

三、实验预习：

1． 复习常用组合逻辑电路工作原理和设计方法，及与之相应的MSI功能表及其使用方

法。

2． 复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数据选择器实

现组合逻辑电路。

四．实验原理：

中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。 1．用译码器现实组合逻辑电路

译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图（一）为

3线—8线译码器。当附加控制门GS的输出为高电平(S=1)时，可由逻辑图写出。

从上式可看出。Y0—Y7同时又是A2、A1、A0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将A2、A1、A0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。

例如用3线-8线译码器74LS138实现全加器。列出真值表如表（一）所示。A、B是加数与被加数，Cn是低位向本

位的进位，S为本位和，Cn+1位是本位向高位的进位。由真值表可得全加器的最小项之和表达式。

令74LS138的输入A2=A、A1=B、A0=C，在其输出端附加两个与非门，按照上述全加器的逻辑函数式连接。即可实现全加器功能。如图（二）所示。 表（一）全加器真值

2．用数据选择器实现组合逻辑电路

数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开关。如图（三）为双四选一数据选择器74LS153逻辑图。Y1和Y2为两个独立的输出端，S1和S2为附加控制端用于控制电路工作状态和扩展功能。 A1、A0为地址输入端。D10. D11. D12. D13或D20. D21. D22、D23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y。输出逻辑式可写成：

其简化真值表如表（二）所示：

表（二）74LS153的真值表

从上述可知，如果将A1、A0作为两个输入变量，同时令D10. D11. D12. D13为第三个输入变量的适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。

例如用双4选1数据选择器，实现二进制全减器，全减器的真值表如表（三）。其中A和B为减数与被减数，Bn为低位向本位的借位，D为本位差，Bn-1为向高位的借位。其真值表可写出全减器的最小项表达式。 将上式与数据选择器逻辑函数比较可得： 可得二进制全减器逻辑图如图（四）所示。

表（三）全减器的真值表

五、实验内容

1.数据分配器与数据选择器功能相反。它是将一路信号送到地址选择信号指定的输出。如输入为D，地址信号为A、 B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6 、F7。其真值表如表（五）所示。试用3线．8线译码器74LS138实现该电路。将74LS197连接成八进制作为电路的输入信号源，将QDQCQB分别与A.、B、C连接，D接模拟开关，静态检测正确后，用示波器观察并记录D=1

时，

CP

、 A、 B、C及F0-F7的波形。（提示：

将74LS138附加控制端S1作为数据输入端，同时令S2=S3l=0，A2A1A0作为地址输入端，即可将S1送来的数据只能通过A2A1A0所指定的一根输出线反相后送出去。）

设计一个数据分配器，将输入信号D根据地址信号A、B、C输出在特定的输出端（输出端中F0、F1、F2、F3、F4、F5、F6、F7的一个），逻辑电路主要用3线-8线译码器74LS138和74LS197实现。

电路设计：

74LS197作为地址信号发生器，将其按八进制进行连线，信号源由CP1接入正弦波信号发生源，Q1、Q2、Q3作为地址信号输入到74LS138的地址输入端S0、S1、S2，74LS138的特定信号输入G1接入高电平，其波形为持续恒值的高电平，输出端F0~ F7和地址信号输入端Q1、Q2、Q3以及CP1接入示波器观察其输出波形，Q1、Q2、Q3、CP1信号如上图，F0~ F7信号波形如下图。

真值表如下：

在proteus上进行仿真，仿真电路图如图一，所得波形如图二所示

图一

图二(a) 图二（b）

图二 （c）

2.LU（Logic Unit,逻辑单元）设计，在实验箱上实现。

① 用八选一数据选择器151设计一个函数发生器电路它的功能如表（四）所示。待静态测试检查电路工作正常后，进行动态测试。将74LS197连接成十六进制作为电路的输入信号源，用示波器观察并记录CP.、S1、 S0、 A、 B、Y的波形。

S1、S2为控制端，A、B为逻辑变量输入端，Y 为函数发生器输出端，要实现的函数发生器功能表如图所示。

② 电路设计：

74LS151函数表达式为Y= S1S0(A·B)+ S1S0(A+B)+ S1S0(A○+B)+ S1S0A

=S1S0A·B+ S1S0A+ S1S0A·B+ S1S0 A·B+ S1S0A·B+ S1S0A

而74LS151的表达式为Y’=A2A1A0·D0+A2A1A0·D1+A2A1A0·D2+A2A1A2·D3+A2A1A0·D4+ A2A1A0·D5+ A2A1A0·D6+ A2A1A0·D7 ;

整合以上Y、Y’表达式求得接线为A2=S1，A1= S0，A0=A，D0= D7=0，D1= D2= D4=B，D3= D6=1，D5=B。

实验所得波形如下图所示:（下图中由D2到D6分别表示的是B,A,S0,S1,Y）

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·在proteus上进行仿真，仿真电路图如图三，所得波形如图四所示：

图三

图四（a） 图四（b）

实验波形与仿真波形一致，均符合真值表，所以功能逻辑电路设计成功。

3.AU(Arithmetic Unit,算术单元)设计，在实验箱上实现

设计一个半加半减器，输入为S、A、B，其中S为功能选择口。当S=0时，输入A+B及进位，当S=1时，输入A-B及借位。

电路真值表如下：

目标原件的半加器部分用74LS138构成的全加器实现，根据真值表，Y=ABS+ABS+ABS+ABS+ABS=Y2+Y3+Y4+Y5+Y6, Cn/Bn-1=ABS+ABS= Y3+Y6 ，

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实验得波形图如下：

六、实验过程心得体会：

1、在做实验前，一定要将课本上的内容弄懂，而且做好充分的预习工作，因为这是做实验的基础。否则在实验过程中再摸索将会事倍功半，比如在做设计组合逻辑电路的实验，要先了解并写出逻辑函数表达式，还要对此进行化简与变换，不然再做实验的过程中将会一头雾水，浪费宝贵的时间。

2、设计组合逻辑电路先把所希望实现的功能进行列表，然后做出真值表，再列出函数表达式，最后利用集成元件的功能实现表达式，即可实现其逻辑功能。

3、误差分析：因为实验仪器和实验环境原因，导致示波器上出现的波形有些许瑕疵。信号在器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。