lab 17 三态与非门设计
lab 17 三态与非门设计
1. 实验目的
1.1 熟悉原理图设计方法
1.2 熟悉版图设计规则
1.3 掌握布局布线方法
1.4 熟悉版图验证方法
2. 实验原理
在与非门电路的输出部分增加传输门，就可以得到三态与非门电路。图17.1所示为CMOS 三态与非门电路原理图，它由nand2、Inv 、TG 三部分构成。nand2与Inv 已经在本实验系统中多次出现，下面简要介绍TG 传输门。
图17.1 CMOS 三态与非门电路原理图 图17.2 传输门电路图
CMOS 结构的传输门电路如图17.2所示。nmos 与pmos 源极并接在一起构成电路的输入端，漏极并接在一起构成电路的输出端；nmos 的栅极作为控制输入端C ，将C 反相后作为pmos 的栅极控制信号，形成传输门电路。由于mos 管的源极与漏极是完全对称的，因此电路的输入与输出可以交换使用。
当控制端C 为低电平时，nmos 与pmos 均截止，输出呈高阻态；当控制端C 为高电平时，nmos 与pmos 均导通，传输门处于导通状态，实现信号由输入端传递到输出端。CMOS 三态与非门电路实现了信号经过与非逻辑后的传输。
注意：在Cadence 系统下，图17.2中的控制端C 与C_起到开关作用，其pin 符号为双向箭头，表示Switch 。
3. 实验内容
3.1 原理图设计
① 建立库文件
在CIW 窗口中建立mylib 库与TG 视图，打开Virtuoso Schematic Editing：mylib TG电路原理图设计窗口。
② 添加元件
在analogLib 库中选择3个pmos4与nmos4，vdd 与vss 各1个，在design 库中选择1个inv ，按照图17.1添加所需元件。
注意：为了方便版图验证，在Schematic 中对所有元件进行参数定义，选取模型并定义器件宽长比等，具体参考lab2中nand2电路图设计。
③ 连线
按图17.1完成连线，注意inv 采用了符号，而非具体电路图。
④ 添加pin
添加输入pin 为A 、B 、EN_；输出pin 为Y 。
⑤ 检查
检查电路结构与连线如图17.1所示，使用Check and Save 图标进行查错、修改并存档。
3.2 版图设计
启动版图设计环境Virtuoso Layout Editor ，参考lab6、lab7、lab9中版图设计方法，完成SRAM 版图设计。
① 创建视图
在CIW 窗口中建立design 库的TG 视图，打开Virtuoso Layout Editor设计窗口。
② 添加元件
选择并添加Inv 、nand2、pmps 、nmos 单元版图各一个。
③ 布局布线
参考电路结构的特点，直接调用设计好的单元版图，按照mos 管版图设计规则（参考lab7设计规则），考虑所有布线所需要的几何尺寸以及所在的版层，合理安置元件并完成布线。
④ 检查版图
按照电路图17.1进行连线检查，连线无误后存档。
3.3 版图验证
① DRC
执行DRC 版图几何规则检查，查看错误并进行修改，具体方法在lab12、lab14中有详细介绍。
② Extraction
提取元件与互连信息，与电路图17.1中的每个元件进行对比。
③ LVS
将Extracted 视图与Schematic 视图进行LVS 对比，针对与电路不能匹配的版图部分进行查错并修改。
④ 存档。
4. 预习要求
①
②
③
④ 复习三态与非门工作原理 分析CMOS 型三态与非门电路 复习MOS 版图设计规则 复习版图验证方法
5. 附加实验
组建测试平台，对CMOS 三态与非门电路进行仿真，验证逻辑关系。
6. 实验报告
总结CMOS 数字电路原理图设计、版图设计以及版图验证流程及方法。