中规模集成电路
中规模集成电路
4.5.1 集成编码器
编码器的逻辑功能是将加在电路若干个输入端中的某一个输入端的信号变换成相应的一组二进制代码输出。常用的编码器集成电路有8/3线优先编码器和10/4线优先编码器等器件。
图4.5.1(a)是8/3线优先编码器74LS148的管脚排列图。I0～I7是输入信号输入端，输入8个信号，低电平有效。C、B、A为三输出端，可组成8组二进制码输出，且为反码输出。在I0～I7输入端中，优先权排列顺序为I7(最高)„„I0（最低）。74LS148编码器的真值表如表4-1所示。
图4.5.1(b)是10/4线优先编码器74LS147的管脚排列图。该器件无使能控制端。它有9根输入线I1～I9，4根输出线DCBA，编码优先权顺序为I9（最高）„„I1（最低），输入为低电平有效，输出为反码输出。74LS147编码器的真值表如表4-2。
VccEOI3I2I1I016
74LS148/348
1
8
1I4
9
VccNCDI316
I2I1I9A
9
74LS147
8
I4I5I6I7EIC
(a)
BGNDI5I6I7
(b)
I8CBGND
图4.5.1 常用编码器管脚排列图 表4-1 74LS148/348编码器的真值表
注：“X”表示任取“1”或“0”；A、B、C的取值中，“/”上方表示74LS148的取值，下方表示74LS348的取值。
表4-2 74LS147编码器的真值表
4.5.2 集成译码器
译码是编码的相反过程，译码器是将输入的二进制代码翻译成相应的输出信号以表示编码时所赋予原意的电路。常用的集成译码器有二进制译码器、二—十进制译码器和BCD—7段译码器。
74LS138是一种常用的二进制译码器。有3个输入端A、B、C接受二进制编码，输出端Y0～Y7共8条译码输出线。74LS138的管脚排列图如图4.5.2(a)所示。其真值表见表4-3所示。另外74LS137是具有地址锁存功能的3/8译码器，与74LS138相比，仅4号管脚不同，在74LS137中，该脚为锁存控制GL端。当GL=0时，所有的功能与74LS138相同。
VccY016
74LS138
1
8
1
Y2Y3Y4Y5
Y6
Vcc
A
B
C
DY9Y8Y7
916
74LS42
9
8
A
B
CG2AG2BG1Y7GND
(a)g
a
b
c
e
Y0Y1Y2Y3Y4Y5Y6GND
(b)Vcc
f
g
a
b
c
d
e
Vccf
16
74LS48
1
916
CD4511
9
818
B
BI/RBO
CLT
RBID(c)
AGNDBCLTBILED
(d)
AVss
图4.5.2 常用译码器管脚排列图
表4-3 74LS138译码器的真值表
74LS42是一种二—十进制译码器。该器件的管脚排列如图4.5.2(b)所示。其对应的真值表如表4-4所示，输出低电平有效，对于输入线A、B、C、D后六种组合，器件视为无效组合。74LS45与74LS42引脚排列及译码真值完全相同，所不同的是其输出端为集电极开路结构，最大灌电流负载能力可达80mA，输出级耐压可达30V。
表4-4 74LS42译码器真值表
BCD—7段显示译码器主要用于驱动七段显示LED数码管。目前常用的有：74LS48、74LS47、CD4511等器件。
74LS48的管脚排列如图4.5.2(c)所示。其真值表如表4-5所示。该器件输入信号为BCD码，输出端为a、b、c、d、e、f、g共7线，另有3条控制线LE、RBI、BI/RBO。LE端
为测试端。在BI端接高电平的条件下，当LE=0时，无论输入端A、B、C、D为何值，a～g输出全为高电平，使7段显示器件显示“8”字型，此功能用于测试器件。RBI端为灭零输入端。在LE=1，BI=1条件下，当输入A、B、C、D=0000时，输出a～g全为低电平，可使共阴LED显示器熄灭。但当输入A、B、C、D不全为零时，仍能正常译码输出，使显示器正常显示。BI端为消隐输入端。该输入端具有最高级别的控制权，当该端为低电平时，不管其他输入端为何值，输出端a～g均为低电平，这可使共阴显示器熄灭。另外，该端还有第二功能——灭零信号输出端，记为RBO。当该位输入的A、B、C、D=0000且RBI=0时，此时RBO输出低电平；若该位输入的A、B、C、D不等于零，则RBO输出高电平。若将RBO与RBI配合使用，很容易实现多位数码显示时的灭零控制。例如对整数部分，将最高位的RBI接地，这样当最高位为零时“灭零”，同时该位RBO输出低电平，使下一位的RBI为低电平，故也具有“灭零”功能；而对于小数部分, 应将最低位的RBI接地，个位的RBI端悬空或接高电平，低位的RBO接至高位的RBI。
74LS48可直接驱动共阴极LED数码管而不需外接限流电阻。
表4-5 74LS48七段显示译码器的真值表
74LS46/47的管脚排列与74LS48完全相同，所不同的是输出a～g为反码输出，且输出端为集电极开路形式，可用于驱动共阳极7段LED数码管。
CD4511也是一种BCD-7段显示译码器，它属于CMOS器件，高电平输出电流可达25mA。其管脚排列见图４.5.2(d)所示。真值表如表４-6所示。该器件用于驱动共阴极7段LED数码管。
表4-6 CD4511译码器的真值表
4.5.3 集成数据选择器
数据选择器是一种能从多路平行输入数据中，任选一路作为输出信号的电路。但只能传送数字信号，不能传送模拟信号。这种器件在微机系统、数字通讯设备使用较多。
图4.5.3(a)是八选一74LS151、74LS251的管脚排列图。这两种器件管脚相兼容，功能基本相同，所不同的是74LS251为三态输出。当片选控制端E加高电平“1”时，74LS251的输出呈现高阻态（Z），但对74LS151来说，Y=0，Y 1。表4-7是其功能表。图4.5.3(b)是双4选1数据选择器74LS153、74LS253、CD4539B的管脚排列图。
VccD4D5D6D7A0A1A2
Vcc2EA02D32D22D12D02Y
16
74LS151/251
1
9
74LS153/253
8
1EA11D31D21D11D01YGND
(b)
D3D2D1D0Y
(a)
YEGND
图4.5.3 常用数据选择器管脚排列图 表4 -7 74LS151数据选择器真值表
这三种器件的管脚相兼容，逻辑功能基本相同。所不同的是74LS253具有三态输出，当控制端E 1时，74LS253输出端为高阻态；但对74LS153、CD4539B，输出端为低电平（L）。三种器件中的两个“1/4数据选择器”公用地址选择线A1、A0，当A1A0=00～11取不同的组合时，两个“1/4数据选择器”的输出分别接通相对应的输入数据。
4.5.4 集成数字运算电路
数字运算电路包括数字比较器、半加器、全加器、奇偶检测器等逻辑单元电路。下面简单介绍几种常用的数字运算集成电路。
74LS85和CD4585B是其功能相似的4位二进制码比较器。其管脚排列图分别见图 4.5.4(a)和图4.5.4(b)。功能表见表4-8。
>B
FA
VccA3B2A2A1B1Vcc
A3B3
16
74LS85
1
916
CD4585
FA
A0B0
B0A0
B1
9
818
>B
=B
A>B
=B
A>B
A
A=B
A
A=B
FA
FA
FA
FA
B3GNDB2A2A1Vss
(a) (b) 图4.5.4 常用数据比较器管脚排列图 表4-8 74LS85、CD4585比较器的真值表
常用的全加器集成电路是74LS183，它是包含两个完全独立的全加器。可实现2位二进制数加法运算。管脚排列如图4.5.5(a)所示。74LS283则是一个四位二进制加法器，可实现4位二进制数的加法运算。其管脚排列如图4.5.5(b)所示。
Vcc2A2Cn+12S14
74LS183
1
1
8
VccC416
74LS283
89
1ANC1B1Cn1Cn+11SGND
(a)
S1B1A1S0A0B0C0GND
(b)
图4.5.5 常用的加法器管脚排列图
CD4531是一12位奇偶检测器。其逻辑功能是当输入端D0～D11及扩展端W所加信号电平“1”的个数为偶数时，输出端“O/E”为低电平；为奇数时，“O/E”输出为高电平。CD4531的管脚排列如图4.5.6。
VccD7D8D9D10D11WO/E
16
CD4531
1
9
8
D6D5D4D3D2D1D0Vss
图4.5.6 奇偶检测器管脚排列图
4.6.1 集成触发器和锁存器
双稳态触发器具有两个稳定的输出状态，是一种最简单的时序逻辑电路。一个触发器可以存储一位二进制数。目前常用的集成触发器有RS、J-K、D等功能的集成器件。而“锁存器”实际上是由多位触发器组成的用于保存一组数码的寄存单元，其应用也非常普遍。
常用负边沿集成J-K触发器有74LS76、74LS112、74LS114等，常用的集成正边沿J-K触发器有74LS109、CD4027等。它们都是在一片芯片内包含了两个相同且独立的J-K触发器。它们不仅包含CP、J、K信号输入端，而且还具有复位、置位功能。他们的管脚排列和功能表，不作详细讨论。D触发器也是一种常用的双稳态电路，常用的集成D触发器有74LS74、CD4013等。74LS74和CD4013的不同是“复位”和“置数”所要求的信号电平高低不同，它们每片都包含两个独立的D触发器。管脚排列见图4.6.1(a)和4.6.1(b)所示。
锁存器有无输出控制信号和带输出控制信号两种类型。无输出控制信号的D锁存器有74LS77、74LS75、74LS375等，它们的功能是当输入控制端G为高电平时，D锁存器中的门是打开的，输入数据D通过门传输到输出Q端；当G为低电平时，门是关闭的，输出数据Q保持上次输入的数据，即为锁存状态。象这类锁存器又称“透明锁存器”。带输出控制
信号的锁存器常用的有74LS373、74HC573、74HC563等。它们的数据输出端是三态输出。4.6.2是8位数据锁存器74LS373的管脚排列图。其中D7～D0为输入数据端，Q7～Q0为输出数据端，G为输入数据锁存端，OE为输出数据控制端。只要OE端接高电平，锁存器输出呈高阻态；当G接正脉冲时，可将输入数据D7～D0暂存在锁存器内部；一旦当OE端施加低电平信号，暂存数据才反映到输出数据端Q7～Q0上。若将OE端始终接一低电平，则74LS373就变成一“透明锁存器”。
Vcc2D2CP2Q14
74LS74
1
7
1
8
Vcc2Q2Q2CP2Rd2D2Sd14
CD4013
78
1Rd1D1CP1Q1QGND
1Q1Q1CP1Rd1D1SdVss
(a)(b)
图4.6.1 常用D触发器管脚排列图
VccQ7D7D6Q6Q5D5
D4Q4G
20
74LS373
11
OEQ0D0D1
Q1Q2D2D3Q3GND
图4.6.2 锁存器74LS373管脚排列图
4.6.2 集成移位寄存器
移位寄存器是暂时记忆数据的“寄存器”，其特征是具有将数据向左或向右移动的功能。移位寄存器有各种形式。按存数据的位数有4位、8位等，按“输入/输出数据”形式有“串入/串出”、“串入/并出”、“并入/串出”、“并入/并入”等。
图4.6.3(a)是串行输入/并行（串行）输出移位寄存器74LS164的管脚排列图。其功能表见表4-9所示。74LS164有两个串行数据DA、DB输入端，使用时一般把它们连在一起；CR为清零输入端，低电平有效，当该端加入低电平时，寄存器输出Q0～Q7全为低电平。在正常情况下，清零输入端接高电平，当CP信号上升沿到来时，数据右移一位；Q0～Q7为并行数据输出端，同时Q7端也是串行数据输出端，对于串行输入的数据，最先输入的从Q7输出，最后进入的从Q0输出。CP为移位脉冲。
LL
VccQ7Q6Q5Q4CR14
74LS164
1
CP
Vcc16
D3D2D1D0SI
Q7
89
74LS165
7
18
DADQ0Q1Q2Q3GND
B
CPD4D5D6D7Q7GND
(a)
(b)
图4.6.3 常用移位寄存器管脚排列图
表4-9 74LS164的真值表
图4.6.3(b)是另一种常用的“并行（串行）输入/串行输出”移位寄存器74LS165的管脚排列图。该器件的功能表见表4-10。该器件能在一个信号的控制下并行置入一个8位数据，然后在时钟脉冲的作用下逐位移出，也能使数据从另外一个引脚串行输入。在图4.6.3(b)中，D0～D7是并行数据输入端。S/端是控制信号输入端，当为高电平时，具有移位功能；当为低电平时，将D0～D7端的数据移入到内部保存。CP端为时钟（即移位脉冲）输入端，当S/L=1时，CP端的每一次正跳变，都会使已存入内部的数据D0～D7从Q7端移出一位，移位的顺序是D7最先从Q7端移出，Q0最后从Q7端移出。CI端为时钟脉冲禁止端，当该端为低电平时，时钟信号（移位脉冲）不能进入，正常工作时必须接高电平。SI为串行数据输入端，在S/=1时，SI端的数据在CP脉冲上升沿作用下置入Q0。
表
4-10 74LS165的真值表
4.6.3 集成计数器
计数器具有累积计数脉冲的功能。它是数字电路系统中一个十分重要的逻辑部件，目前生产厂家已制造出了具有不同功能的集成计数芯片，各种计数器的不同点主要表现在计数方
式（同步计数或异步计数）、输出编码形式（自然二进制码、BCD编码、时序分配输出）、计数规律（加法计数或可逆计数）、预置方式（同步预置或异步预置）以及复位方式（同步复位或异步复位）等六个方面。下面将简单介绍几种常用的集成计数器。
二进制计数器。常用多级异步二进制计数器有CD4020、CD4024、CD4040及CD4060。其中CD4024是7级串行二进制计数器，CD4040是12级计数器，CD4020及CD4060是14级串行二进制计数器。它们的共同特点是仅有两个输入端，一个是时钟输入端“CP”，另一个是清零端“R”。在清零端R上加高电平“1”时，计数器输出全部被清零，当R端为低电平“0”，在时钟脉冲 “CP”的作用下完成计数，且在CP脉冲的下跳沿计数器翻转。当多级计数器连接构成计数规模更大的计数器时，方法相当简单，只需将上一级最高位的输出连到下一级计数器的“CP”即可。它们的管脚排列如图4.6.4(a)所示。
VccQ10Q9Q7Q8R16
CD4040
1
8
Q4Q3Q2Q1Vss
1
CPQ0
9
VccCOQ0Q1Q2Q3ETLD16
74LS163
8
CPD0D1D2D3EP
GND
1
9
Vcc2R2Q32Q22Q12Q02EN2CP16
CD4518
89
Q11Q6Q5R
1CP1EN1Q01Q11Q21Q31RVss
(a)
BLDD2D3VccD0CPRCQc/Q
(b)
VccD0R16
74LS192/193
8
1
8
1
BOCOLDD2D3
9
(c)
VccCPQ2D2Q116
CD4029
89
16
74LS190/191
1
9
D1Q1Q0CIQ2Q3GNDD1Q1Q0CP-CP+Q2Q3GND
LDQ3D3D0CIQ0COVss
(d)
(e)
图4.6.4 常用计数器管脚排列图
(f)
十进制计数器的编码一般都是BCD码，常见的十进制加法计数器有74LS160、74LS162及CD4518等。74LS160和74LS162管脚排列和逻辑功能完全相同（与74LS161、74LS163管脚相同，但74LS161、74LS163是4位二进制计数器），所不同的是74LS160是异步清零，而74LS162是同步清零。它们的管脚排列图如图4.6.4(b)所示，其功能表见表4-11。
表4-11 74LS163的功能表
表4-12 CD4518的功能表
CD4518是双BCD码计数器，图4.6.4(c)是其管脚排列图，其功能表见表4-12。CD4518中的每个计数器包含两个时钟输入端：CP和EN。CP用于上升沿触发，要求EN=1；EN用于下降沿触发，要求CP=0。R是复位端，且异步复位，高电平有效。
可逆计数器。所谓“可逆计数器”是指该器件不仅能完成加法计数，而且也能实现减法计数。常见的可逆计数器有74LS190/74LS191和74LS192/74LS193等。其中74LS190/74LS191是单时钟同步加/减计数器，管脚排列完全相同，如图4.6.4(d)所示。所不同的是74LS190是十
CI=0时，CI=1，进制计数器，而74LS191是二进制计数器。其中CI为计数控制端，允许计数；
禁止计数。UD是加/减控制端，当UD=0时，完成加法计数；UD=1，完成减法计算。
OCOB
为进位/借位输出端，可产生一个宽度等于时钟脉冲周期的正脉冲，该脉冲的上升沿
与最后一个计数脉冲的上升沿同步。ORC为溢出负脉冲输出端，可产生一个宽度等于时钟脉冲的低电平部分的负脉冲，该脉冲的下跳沿与最后一个时钟脉冲的下跳沿同步。当把前一级计数器的ORC输出连到下一级计数器的CI控制端，可非常方便的完成计数器的级连扩展。
74LS192/74LS193是同步可逆双时钟计数器，它们的管脚排列见图4.6.4(e)，功能如表4-13。其中74LS192是十进制计数器，74LS193是二进制计数器，它们具有“异步清零”和“异步置数”功能，且有进位OC和借位OB输出端。当需要进行多级扩展连接时，只要将
前级的OC端接到下一级的CP+端，OB端接到下一级的CP-端即可。
表4-13 74LS192/193的功能表
CD4029是一CMOS电路二进制/十进制可异步置数的可逆计数器，其功能更强。它的管脚排列图如图4.6.4(f)所示，功能表见表4-14。若要实现多级级连，只须将前级计数器的进/借位信号输出OC连到下级计数器的计数控制端CI即可。
表4-14 CD4029的功能表
时序脉冲分配器。它的功能是在时钟脉冲的作用下，实现顺序脉冲产生功能，整个输出时序是Q0—Q1—Q2„„Q7„„依次出现与时钟同步的高电平，宽度等于时钟周期。这也属于计数器。常见的时序脉冲发生器有CD4017和CD4022两种，CD4017是十进制脉冲分配器，有Q0～Q9十个输出端；CD4022是八进制脉冲分配器，有Q0～Q7八个输出端。它们的管脚排列见图4.6.5(a)所示。这两种计数器有两个时钟输入端CP和EN。当EN=0时，计数脉冲由CP端输入，在脉冲上跳沿时触发计数；当CP=0时，计数脉冲由EN端输入，在脉冲下跳沿触发计数。另外，该计数器均有清零功能，当清零端R=1时，输出端Q0输出高电平,Q1～Q9输出低电平。CD4017计数器的时序波形图见图4.6.5(b)所示。
VccRCP
ECOQ9Q4
Q8
16
9
CD4017
18
Q5Q1Q0Q2Q6Q7Q3Vss
(a)
4.6.5 CD4017计数器的管脚排列图及工作波形图
图