DDS结构特点

DDS集成芯片结构特点

直接数字频率合成(DDS─Digital Direct Frequency Synthesis)技术是一种新的频率合成方法，是频率合成技术的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以及数字集成电路和微电子技术的发展，DDS技术日益显露出它的优越性。

DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。

DDS有如下优点：⑴ 频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；⑵频率切换速度快，可达us量级；⑶ 频率切换时相位连续；⑷ 可以输出宽带正交信号；⑸ 输出相位噪声低，对参考频率源的相位噪声有改善作用；⑹可以产生任意波形；⑺ 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。DDS除了用于跳频系统中外，还可以用于任意波形产生、信号调制等。随着高速集成电路的飞速发展，DDS必将开拓更多新的应用领域。

AD9850是AD公司采用先进的DDS技术1996年推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。AD9850接口控制简单，可以用8位并行口或串行口经、相位等控制数据。32位频率控制字，在125MHz时钟下，输出频率分产率达0.029Hz。先进的CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在3.3V供电时，功耗仅为155mW。扩展工业级温度范围为-40～+85摄氏度，其封装是28引脚的SSOP表面封装。

AD9850采用32位相位累加器，截断成14位，输入正弦查询表，查询表输出截断成10位，输入到DAC。DAC输出两个互补的模拟电流，接到滤波器上。调节DAC满量程输出电流，需外接一个电阻Rset，其调节关系是Iset=32（1.248V/Rset），满量程电流为10～20mA。 字串6

2.2 采用低频正弦波DDS单片电路的解决方案

Micro Linear公司的电源管理事业部推出低频正弦波DDS单片电路ML2035以其价格低廉、使用简单得到广泛应用。ML2035特性：（1）输出频率为直流到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75～+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，

无需或仅需极少的外接元件支持，自带3～12MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。

ML2035为DIP-8封装，各引脚功能如下：

（1）Vss：-5V电源；

(2)SCK：串行时钟输入，在上升沿将串行数据锁入16位移位寄存器；

（3）SID：串行数据输入，该串行数据为频率控制字，决定6脚输出的频率； 字串4

（4）LATI：串行数据锁存，在下降沿将频率控制字锁入16位数据锁存器；

（5）Vcc：+5电源；

（6）Vout：模拟信号输出； 字串1

（7）GND：公共地，输入、输出均以此点作为参考点；

（8）CLK IN：时钟输入，可外接时钟或石英晶体。

ML2035生成的频率较低（0～25kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。

可编程正弦波发生器芯片ML2035设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、高可靠性的低频正弦波信号的场合。 字串9

ML2037是新一代低频正弦波DDS单片电路，生成的最高频可达500kHz。

2.3 自行设计的基于FPGA芯片的解决方案

DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模在、可编程，以及有强大EDA软件支持等特性，十分适合实现DDS技术。Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。Altera的产品有多个系列，按照推出的先后顺序依次为Classic系列、MAX（Multiple Array Matrix）系列、FLEX（Flexible Logic Element Matrix）系列、APEX（Advanced Logic Element Matrix）系列、ACEX系列、Stratix系列以及Cyclone等。 字串2

Max+plusII是Altera提供的一个完整的EDA开发软件，可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。QuartusII是Altera近几年来推出的新一代可编程逻辑器件设计环境，其功能更为强大。

用Max+plusII设计DDS系统数字部分最简单的方法是采用原理图输入。相位累加器调用

lmp_add_sub加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ROM）通过调用lpm_rom元件实现，其LPM_FILE的值*.mif是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单Assign|Globan Project Logic Synthesis的选项Optimize10（速度），并设定Global Project Logic Synthesis Style为FAST，经寄存器性能分析最高频率达到100MHz以上。用FPGA实现的DDS能工用在如此之高的频率主要依赖于FPGA先进的结构特点。

AD9850是AD公司生产的最高时钟为125 MHz、采用先进的CMOS技术的直接频率合成器，主要由可编程DDS系统、高性能模数变换器（DAC）和高速比较器3部分构成，能实现全数字编程控制的频率合成。

1.AD9850原理

AD9850 内含可编程DDS 系统和高速比较器，可实现全数字编程控制的频率合成。可编程DDS 系统的核心是相位累加器，由一个加法器和一个N位相位寄存器组成，N 一般为24～32。每来一个外部参考时钟，相位寄存器便以步长M 递加。相位寄存器的输出与相位控制字相加后可输入到正弦查询表地址上。正弦查询表包含一个正弦波周期的数字幅度信息，每一个地址对应正弦波中0°～360°范围的一个相位点。查询表把输入地址的相位信息映射成正弦波幅度信号，然后驱动DAC 输出模拟量。

相位寄存器每过2N/ M 个外部参考时钟后返回到初始状态一次，相应地正弦查询表

每经过一个循环也回到初始位置，从而使整个DDS 系统输出一个正弦波。输出的正弦波频率fout = M*fc/ 2N ，fc 为外部参考时钟频率。

AD9850采用32 位的相位累加器将信号截断成14 位输入到正弦查询表，查询表的输出再被截断成10 位后输入到DAC，DAC 再输出两个互补的电流。DAC 满量程输出电流通过一个外接电阻RSET调节，RSET的典型值是3. 9kΩ。将DAC 的输出经低通滤波后接到AD9850内部的高速比较器上即可直接输出方波。在125MHz 的时钟下, 32 位频率控制字可使AD9850输出频率分辨率达0. 0291Hz 。

2.控制字与时序

AD9850 有40 位控制字，32 位用于频率控制（低32位），5 位用于相位控制，1 位用于电源休眠( Powerdown) 控制，2

位用于选择工作方式。这40 位控制字可通过并行或串行方式输入到AD9850 。在并行装入方式中，通过8 位总线D0 —D7 将数据输入到寄存器，在W - CL K 的上升沿装入8位数据，并把指针指向下一个输入寄存器，在重复5 次之后再在FQ - UD 上升沿把40 位数据从输入寄存器装入到频率/ 相位数据寄存器(更新DDS 输出频率和相位) ， 同时把地址指针复位到第一个输入寄存器。

AD9850 的复位(RESET) 信号为高电平有效，且脉冲宽度不小于5 个参考时钟周期。AD9850 的参考时钟频率一般远高于单片机的时钟频率（小厮所用为单片机89C51，使用12M晶振）， 因此AD9850 的复位(RESET) 端可与单片机的复位端直接相连。

3.与单片机接口

W-CL K 和FQ-UD 信号都是上升沿有效，用MOVX @DPTR , A 指令向AD9850 传

送控制字时，P2.7经反相并与反相后的信号相与得到一上升沿送至AD9850 的W-CL K 脚，此时已送到总线上的数据将被AD9850 接收，连续五次将40 位的控制字全部发送以后，用MOVX A , @DPTR 指令产生FQ-UD 信号，使AD9850 更改输出频率和相位，此时读入到单片机内的数据实际上无任何意义。

4.程序设计

ORG 0000H

MOV R0,#00H

DJNZ R0,$

AJMP MAIN

ORG 0100H

MAIN:MOV SP,#60H

MOV 30H,#00H

MOV 31H,#00H

MOV 32H,#099H

MOV 33H,#099H

MOV 34H,#099H

START:

MOV R0,#05H

MOV R1,#30H

MOV DPTR,#7FFFH

;五次送数

DD:MOV A,@R1

MOVX @DPTR,A

INC R1

DJNZ R0,DD

MOVX A,@DPTR

AJMP $

END

5.一点补充 如果还

需要获得方波等，建议按照如下电路设计，Vinn和Vinp对信号比较（内部比较器）即可产生高频方波。

如果只是要得到正弦波，那么，电路将极大简化，只需保留Iout的200欧

（R4）负载电阻和电流互补输出的100欧（R5）电阻即可。

二、DDS原理与AD9852的结构

基本的DDS是在高速存储器中放入正弦函数-相位数据表格,经过查表操作,将读出的数据送到高速DAC产生正弦波。常用的可编程DDS系统如图1所示。

DDS系统由频率控制字、相位累加器、正弦查询表、D/A转换器和低通滤波器组成。

参考时钟一般为高稳定度的晶体振荡器,其输出用于同步DDS各组成部分的工作。

对于计数容量为2的相位累加器和具有M个相位取样点的正弦波波形存储器,若频率控制字为Ｋ,输出信号频率为fo,参考时钟频率为fc,则DDS系统输出信号的频率为:

AD9852是由ADI公司生产的高性能DDS芯片,主要由DDS核心、寄存器、DAC、数字乘法器、

反辛格函数滤波器、比较器、I／O接口等电路组成。其系统功能框图如图2所示。

1 DDS的基本原理

DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术。正弦输出的DDS的原理框图如图1所示。相位累加器在A位频率控制字FCW的控制下，以参考时钟频率fc为采样率，产生待合成信号相位的数字线性序列。将其高P位作为地址码，通过查询正弦表ROM，产生S位对应信号波形的数字序列S（n），再由数/模转换器（DAC）将其转化为阶梯模拟电压波形S（t），最后由低通滤波器LPF平滑为正弦波输出。

频率控制字FCW和时钟频率fc共同决定了DDS输出信号的频率f0，它们之间的关系满足： f0=(FCW/2A)·fc （1）

所以，在DDS结构及fc确定的前提下，通过FCW的控制就可以方便地控制输出频率f0。其频率分辨率为：

f=f0min=fc/2N （2）

按照Naquist准则，最高输出频率可达0.5fc。但考虑到实际低通滤波器的限制，最高输出频率一般为0.4fc。

由于DAC非线性作用的存在，使得查表所得的幅度序列从DAC的输入到输出要经过一个非线性过程。于就会产生输出信号f0的谐波分量。又因为DDS是一个采样系统，所以这些谐波会fc为周期搬移，即： f=μfc±vf0 (3)

其中，u、v为任意整数。它们落到Nyquist带宽内就形成了有害的杂散频率，频率的位置可以确定，但幅度难以确定。所以在工程设计过程中要充分考虑输出频带，注意避免上述杂散分量落入其中，以此来获得较好的杂散指标。

2 DDS芯片介绍

DDS的诸多优点使它得到了非常广泛的应用。在数字调制方面，它可以用来实现FSK、QPSK、8PSK等调制。在转达频率源方面，它可以实现多点、窄步长、高相噪的点频输出的频率源以及线性调频输出频率源。在扩频通信方面，它可实现CDMA工作方式以及多种规律的跳频模式。

现在国外已经有非常成熟的DDS芯片。Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、

Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1μs；美国AD公司也相继推出了他们的DDS系列：AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857。AD公司的产品全部内置了D/A变换器，称为Complete-DDS。其中，AD9852时钟频率为300MHz，近端杂散抑制优于-80dBc，远端优于-48dBc，相位噪声为-148dBc/Hz@10kHz，频率跳变速度为130ns，频率分辨率为1μHz。

AD9852主要由48位的频率寄存器、48位相位累加器、正（余）弦查询表（带正交输出）、幅度调制寄存器、乘法器和12位D/A转换器构成。

AD9852可以实现单频、FSK、Chirp、FM Chirp、BPSK等多种输出形式。用其中的Chirp模式和FSK模式可以方便地实现跳频功能，满足雷达跳频系统的要求。使用时只要初始化DDS，设定跳频持续时间和跳频间隔时间即可实现自动跳频。这比以往的DDS芯片如AD9850要方便得多。

AD9852的管脚分为三部分：（1）数据及控制端口；（2）电源部分；（3）参考及输出部分。

由于AD9852是目前市场上性价比较高的DDS器件之一，而且AD9852具有线性调频功能，可以方便实现频率的跳变。所以在雷达跳频系统中最终采用了AD9852芯片。下面就该芯片的应用设计做一简要介绍。

3 频率合成器的设计

要让AD9852工作，需要按下列流程初始化：

（1）数据在WR信号控制下从并行输入口D0～D1写入48位并行寄存器，或在SCLK控制下从串行输入口SDATA写入48位串行寄存器。

（2）对S/P SELECT置1或置0以决定输入数据是并行还是串行。1为并行，0为串行。

（3）AD9852芯片内部不带带通滤波器，所以外围电路中应该实际工作需要外接带通滤波器，滤除不需要的频率分量。

利用一片AD9852及简单的外围电路实现频率合成器的结构框图如图2所示。

根据设计过程中的实际经验，有以下几个问题需要注意。

3.1 单片机的选择

因为AD9852是3.3V系统，所以必须选择可以工作在3.3V的单片机。设计之初，忽略了这个问题，选用了普通51系列芯片，因为其输出电平只能为5V，高于3.3V，DDS芯片因此被损坏。所打算采用51系列，但因为其在市场上很难买到，所以最终采用了Microchip公司的PIC系列单片机PIC16F874。该单片机可以工作在2.2～5.5V的范围内。又考虑到设计要求的高速控制，PIC16F874单片机的速度是51系列的3倍，所以PIC16F874单片机满足设计要求。

3.2 单片机的外围电路

DDS的工作电压是3.3V,而PIC的掉电复位电压是4.5V，所以PIC单片机的外围电路需要使用上电复位模式。

3.3 要避开DDS杂散较大的输出频点

在实际应用中，还有一些点的杂散信号很大，而且离主频很近，无法去除。所以应该避免输出这些频点。这些频点为靠近fc/3、fc/4、fc/5、fc/6„„的频点。

3.4 去耦

在一个电子系统中，通常多个器件共用一个电源。而电源线给交流信号提供了一个通路，使得交流信号通过电源线在器件之间传输，形成了干扰。所以必须在器件之间和电源到器件之间的电源线上加入滤波部分，滤掉交流干扰，称为去耦。电源的去耦通常用几个并联电容和串联电感来实现，如图3所示。

3.5 接地

接地可以分为单点接地和多点接地。一般认为，连线长度大于信号波长的二十分之一时，应采用多点接地；反之，则采用单点接地。

实现多点接地就要在PCB板上布出一个面积较大地接地面，此接地面又与接大地的屏蔽外壳大面积接触。这样整个地的阻抗很小，电位可以认为是一致的，各器件就近接地，就避免了在线上形成干扰。

在数模混和的电路中，由于数字部分干扰源很多，所以模拟部分易受影响。因此要注意把模拟地和数字地分开。一般的方法是用一根线来连接数字地和模拟地，而且只在一处相连，这样就可以较好地切断数字部分的干扰源。

3.6 充分利用DDS的sweet pots

如前所述，在DDS中，其相位累加器的位数为A，但用来查询正弦表的位数只有其高P位，剩下的就四舍王入丢弃了，这样做会产生一种相位截断误差。但是如果相位累加器中的A-P位恰好为0，其输出频点的特性就会比较好，这就是所谓的“sweet pots”。所以在DDS单点输出时，使DDS尽量在sweet pots频点输出，可以达到优化输出特性的目的。

3.7 DDS参考信号输入端的注意事项

由于采用了参考信号单端输入的方式，所以REFCLKB端应该接地或电源；参考信号输入端REFCLK要跟电源相连接。因为DDS的参考信号要求有1.6V的直流电平，在参考信号输入到REFCLK端的端点处，应接一个5.1kΩ的电阻到3.3V直流电源，同时接一个0～10kΩ的可变电阻（此处取5kΩ）到100Ω的电阻，经过电阻分压，REFCLK端就有1.6V的直流电压。这个0～10kΩ的可调电阻同时用来微调REFCLK端对地的电阻，以调节REFCLK的直流电位，具体情况请参看图4。图4中的II形滤波部分是为了滤除电源对REFCLK端的干扰。

检验证明，利用AD9852设计的频率合成器具有跳频速度快、频率分辨率高、体积小、系统工作稳定、使用方便等优点。因此它有很强的实用价值。

4 信号的产生

4.1 AM信号的产生

设需要产生一个载波频率为f0,调制频率为f 的幅度调制信号,则给AD9852输入一个48位的频率控制字,产生一个频率为f0的固定幅度的载波。AD9852可以通过数字乘法器控制输出信号的幅度,要产生一个调制频率为f 的振幅调制信号,只需产生一系列随着调制信号幅度变化的幅度控制字,则可直接产生数字式的调幅波。AM信号产生原理如图3所示。

4.2 FM信号的产生

根据（1）式,通过改变频率控制字K,可以迅速改变输出信号的频率。因此,FM信号的产生和前面的AM信号产生相似,按照调制信号幅度的变化,实时改变频率控制字使输出的频率随调制信号的幅度变化。

特别地,AD9852通过改变工作模式,可以产生线性调频信号（Chirp）,通过改变时间步进量(斜率计数器)和频率步进量( 频率字)来产生不同斜率,从而实现非线性扫频。FM信号产生原理如图4所示。

4.3 二进制PSK信号的产生

两点(二元或两相位)相移键控是在预先设置好的两个14位相移量中快速切换。其控制信号为芯片的一个管脚“BPSK”,“BPSK”端的逻辑状态选择相移量,当为低时,选择相位1;为高时,选择相位2。在“BPSK”上输入巴克码信号,则输出信号为二相巴克码信号。

4.4 二进制ASK信号的产生

DDS集成芯片AD9852内部包含“通断整形键控”。 “通断整形键控”功能使用户控制数模变换器的输出幅度渐变上升和下降,可减小反冲频谱,幅度突变会在很宽的频谱范围内产生冲击,要用此功能首先使数字乘法器有效,输出幅度渐变可在内部自动进行,也可由用户编程控制。当数字乘法器的输人值全0时,输入信号乘以0,产生零幅度;数字乘法器全1时,输入信号乘以1,是满幅度。

系统结构如图6所示,由于系统是通过实时改变DDS的幅度控制字和频率控制字,来实现调幅和调频的功能,因此对控制器的处理速度提出了较高的要求,本设计采用DSP芯片TMS320C31为控制器,通过键盘和液晶显示作为用户的人机接口。由于DDS输出的信号是通过DAC产生的,因此不可避免的存在一些杂散,故需在DDS输出级设计一个低通滤波器。

用AD9852实现调制信号的产生,突出地体现了直接数字频率合成器的频率分辨率高（达到

10-6Hz）、频率转换速度快（达到纳秒级）、输出频谱纯的特点。同时通过控制其调幅、调相、（非）线性调频等功能,可产生多种复杂波形信号。

三、AD9954结构特点

AD9954是采用先进的DDS技术开发的高集成度DDS器件。它内置高速、高性能D/A转换器及超高速比较器，可用为数字编程控制的频率合成器，能产生200MHz的模拟正弦波。AD9954内含1024×32静态RAM，利用该RAM可实现高速调制，并支持几种扫频模式。AD9954可提供自定义的线性扫频操作模式，通过AD9954的串行I/O口输入控制字可实现快速变频且具有良好的频率分辨率。其应用范围包括灵敏频率合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和测量装置等。AD9954的内部结构如图1所示，其主要特性如下：

●内置400MSPS时钟；

●内含14位DAC；

●相位、幅度可编程；

●有32位频率转换字；

●可用串行I/O控制；

●内置超高速模拟比较器；

●可自动线性和非线性扫频；

●内部集成有1024×32位RAM；

●采用1.8V电源供电；

●可4～20倍倍频；

●支持大多数数字输入中的5V输入电平；

●可实现多片同步。

2 引脚说明

AD9954采用48脚TQFP/EP封装，其引脚排列发图2所示，各引脚定义如下：

I/O UPDATE：在该引脚的上升沿可把内部缓冲存储器中的内容送到I/O寄存器中。引脚电平的建立和保持与SYNC-CLK输出信号有关；

DGND和AGND：数字地与模拟地；

OSC/REFCLK和OSC/REFCLK：参考时钟或振荡输入端：

CYRSTAL OUT：振荡器输出端；

CLKMODESELECT：振荡器控制端，为1时使能振荡器，为0时不使能振荡器；

LOOP_FILTER：该引脚应与AVDD间串联一个1kΩ电阻和一个0.1μF电容；

IOUT和IOUT：DAC输出端，使用时应接一个上接电阻；

DACBP：DAC去耦端，使用时应接一个0.01μF的旁路电容；

DAC_RSET：DAC复位端，使用时应通过一个3.92kΩ的电阻接至AGND端；

COMP_OUT：比较器输出端，可以输出方波或脉冲信号；

COMP_IN和COMP_IN：比较器输入端；

PWRDWNCTL：外部电源掉电控制输入引脚；

RESET：芯片复位端；

IOSYNC：异步串行端口控制复位引脚；为1时，当前I/O操作立即停止；为0时开始新的I/O操作；不用时，此引脚必须接地；

SDO：采用3线串口操作时，SDO为串行数据输出端。采用2线串口操作时，SDO不用，可以不连； CS：片选端，低电平有效，允许多芯片共用I/O总线；

SCLK：I/O操作的串行数据时钟输入端；

SDIO：采用3线串口操作时，SDO为串行数据输入端，采用2线操作时，SDO为双向串行数据端。 DVDD_I/O；I/O电源，可以是1.8V或3.3V；

SYNC_IN：同步多片AD9954输入信号，使用时与主AD9954的SYNC_CLK的输出相连； SYNC_CLK：时钟输出脚，为内部时钟的1/4，可用作外围硬件同步；

OSK：在编程操作时可用该脚来控制幅度与时间斜率，与SYNC_CLK同步；当OSK不能被编程时，此脚接DGND；

PS1和PS0：可用来选择4个RAM段控制字区中的一个。

3 AD9954的串行操作

在AD9954的串行操作中，指令字节用来指定读/写操作和寄存器地址。由于串行操作是在寄存器级别上发生的，因此串行端口控制器应能识别指令字节寄存器地址和自动产生适当的寄存器字节地址。在串行操作指令阶段和通信阶段，一般先传送指令阶段的指令字，指令阶段对应于SCLK的前8个上

电平高低与操作无关；4～0位则对应于A4～A0，表示操作串行寄存器地址，该地址信息同时包含了与该

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指令字所在指令段对应的通信段的传送字节数。指令阶段后接着是通讯阶段，传送对应于字节数的几个通信周期。

通信周期完成后，AD9954的串口控制器即认为接下来的8个SCLK的上升沿对应的是下一个通信周期的指令字。IOSYNC引脚为高时将立即终止当前的通信周期，而当IOSYNC引脚状态回到低电平时，AD9954串口控制器即认为接下来的8个系统时钟的上升沿对应的是下一个通信周期的指令字，从而保持通信的同步。

AD9954的串行操作有两种数据传送方式，即从最高位开始传送和从最低位开始传送，这是由控制寄存器0的第8位来决定的。默认状态为低电平，此时先传送最高位，若为高电平则先传送最低位。串行操作的读/写时序如图3所示。

4 AD9954的RAM

AD9954内部的1024×32静态RAM具有双向单一入口，对它进行的读/写操作不能同时进行，写操作优先。RAM的使能位是CFR（控制功能寄存器31位），此位为低时，对RAM的操作只能通过串行端口；此位为高且CFR为逻辑0时，RAM的输出为相位累加器的输入，此时给芯片提供的是频率转换字；此位为高且CFR为逻辑1时，RAM的输出可作为相位偏移加法器的输入给芯片提供相位偏移控制字。写RAM的操作首先通过控制PS1、SP0来选择RAM段。然后再对相应的RAM控制寄存器写RAM操作的地址变化率、起始地址、终止地址、模式控制和停留方式位。RAM段控制寄存器的5、6、7位可用来指示RAM操作的5种模式，即直接转换模式、上斜坡模式、双向斜变模式、连续双向斜变模式和连续循环模式。其中连续循环模式是使能RAM，RAM模式控制字为100，这种模式可提供自动、连续、单向的扫频，地址发生器从起始地址开始，当其增加到终止地址后会自动回到起始地址重新开始下次循环。

RAM段控制寄存器的39～24位可定义RAM控制器在每个地址停留的SYNC_CLK的周期数，取值范围是1～65535；9、8、23～16位用于定义10位终止地址；3～0、15～10位则用于定义10位起始地址。

5 在高速调制系统中的应用

调制信号对干扰有较强的抵抗作用，同时对相邻信道的信号干扰也较小，并具有解调方便且易于集成等优点，因此数字调制信号系统可广泛应用于现代通信设备及科研教学仪器中。由于受频率精确度、稳定度和范围等因素的制约，提高数字调制方式中的FM速度是难点，用高性能DDS芯片AD9954可以很好的解决这个问题。AD9954具有良好的频率分辨率和快速、连续的变频能力，它内部有静态RAM，能实现高速数字调频。

数字调制信号系统采用DSP作为控制电路的核心，来向AD9954写命令字，AD9954将产生所需频率的正弦或调制信号，并经低通滤波器后输出。

AD9954的串口与DSP相连，DSP通过AD9954的CS、SCLK、SDIO和SDO管脚向AD9954写入数据和控制字。首先设置特定的寄存器控制字，以允许RAM工作，接着将RAM输出作为相位累加器的输入给芯片提供频率转换字，然后写好RAM段控制寄存器的值，定义好起始地址、终止地址并选择好工作模式。例如，在RAM地址256～511中写入计算好的频率值，主要操作过程如下： 12

（1）允许RAM操作，清除CFR；

（2）选择模式5即连续循环模式；

（3）选择RAM段1，PS0=1,PS1=0；

（4）指令字节为00001001；

（5）定义通信阶段的通信周期数为256，把数据写入RAM存储器地址256～511中；

（6）改变I/O UPDATE启动模式工作。

本系统可由地址的变化速率来计算调制速度，地址变化速率RAM段控制寄存器中的地址变化率控制字决定，其值的范围是1～65535，定义的时间是SYNC_CLK的周期数。由于SYNC_CLK最大为100MHz，从而决定了地址变化率控制字为1时能定义的最快速度为100MHz，假设一个波形要采集256个点，那么调制速度为100 MHz/256=400kHz；如果采样点为100个，则调制速度可达100 MHz/100=1 MHz。由于AD9954产生的调制波形采样点多，采样时间精确，因此波形性能较好。

高性能DDS芯片由于其AD9954内部集成有RAM，因此，利用RAM的存储功能，能够产生频率分辨高，波形性能好，调制速度高达1 MHz的调频波，该速度是其他DDS芯片的几十～几百倍，因而可广泛应用于数字调制系统的设计之中。

四、基于FPGA的DDS调频信号的研究与实现

直接数字频率合成器（DDS）技术，具有频率切换速度快，很容易提高频率分辨率、对硬件要求低、可编程全数字化便于单片集成、有利于降低成本、提高可靠性并便于生产等优点。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片，专用DDS芯片采用了特定工艺，内部数字信号抖动很小，输出信号的质量高。然而在某些场合，由于专用的DDS芯片的控制方式是固定的，故在工作方式、频率控制等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，它的可重配置性结构能方便的实现各种复杂的调制功能，具有很好的实用性和灵活性。

1、DDS调频信号发生器框图设计

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2、DDS调制信号发生器FPGA电路设计

图2给出了DDS调制信号发生器核心单元的FPGA电路设计图。其设计方案采用ALTERA公司

的Cyclone系列EP1C6T144C6芯片，加法器为12位，调制信号波形存储器为4096×12BIT，载波信号波形存储器为4096×12BIT，系统时钟为80MHz；设计性能参数：载波频率可达10MHz（为确保波形不失真，一周期至少取8点），调制频率范围0~100K，调频深度0~10。外部电路输入有调制信号频率控制字Kh[11..0]，载波信号频率控制字Kc[11..0]，频偏控制字Kx[11..0]，调制信号系统时钟 TZCLK，载波信号系统时钟ZBCLK。Kh[11..0]经累加器A输出累加相位ADDA[11..0]作为调制信号查找表的地址，波形数据Qa [11..0]和Kx[11..0]和Kc[11..0]经过数值变换后输出调频控制字K[11..0]。K[11..0]经累加器B输出累加相位 ADDB[11..0]作为调频信号查找表的地址，波形数据

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Qb[11..0]经外部DAC转换和低通滤波得到调频信号波形。其中，在两个累加器后相连的 DFF缓冲器有助于消除毛刺的影响，进一步确保系统的稳定性和可靠性。

3、仿真及实验

取载波系统时标频率1MHz，调制信号系统时标频率100KHz，相位累加器位数8位，两个波形存储器地址位数和数据位数都为8位。用 QUERTUS Ⅱ 3.0 仿真，见图3；用matlab 6.5仿真见图4；用AEDK-EDA实验箱下载（其FPAG芯片为EPF10K10TC144-4），D/A转换及单极性输出电路用ispPAC20芯片实现，通过Tektronix TDS3054B示波器观察波形，结果见图５。其中D/A位数为8，测量范围-4-+4V，载波信号峰值1．414V，由图4和图5频率调制解调波形数据可得载波频率为14.2kHz，误差-3．06％；调制频偏为480Hz,误差-1．69％；调制度为M＝10．21％，误差2．1％,调制频率为 4.82kHz，误差-1．23％。从实验结果可以看出本文提供的设计理论及设计电路的不但正确、可行，并具有良好的性能参数。所有设计、仿真及实验结果的一致，为DDS调频信号发生器FPGA实现提供了优良的设计方案。

图3 DDS调频波仿真图（QUERTUS II）

4、总结

用FPGA实现DDS调频信号电路较采用专用DDS芯片更为灵活，只要改变FPGA中ROM内的数据和控制参数，DDS就可以产生任意调制波形，且分辨率高，具有相当大的灵活性。相比之下，DDS的功能完全取决于设计需求，可以复杂也可以简单，而且FPGA芯片还支持在系统现场升级。另外，将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。所以采用FPGA来设计DDS系统具有很高的性价比。

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